eng
Выпуск #5/2017
С.Удовиченко, А.Писарев, А.Бусыгин, О.Маевский
3D КМОП – мемристорная нанотехнология создания логической и запоминающей матриц нейропроцессора
3D КМОП – мемристорная нанотехнология создания логической и запоминающей матриц нейропроцессора
Просмотры: 4469
Сверхбольшие многослойные логическая и запоминающая матрицы являются основными составными частями нейропроцессора – электронного устройства, которое обрабатывает информацию подобно головному мозгу. Представлена топология логической и запоминающей ячеек. Матрицы на основе этих ячеек можно изготавливать с помощью вакуумной нанотехнологии, в которой совмещены классические транзисторная КМОП (комплементарная металл – оксид – полупроводник) технология с технологией мемристорного кроссбара.
УДК 621.382, ВАК 05.27.01, DOI: 10.22184/1993-8578.2017.76.5.26.34
УДК 621.382, ВАК 05.27.01, DOI: 10.22184/1993-8578.2017.76.5.26.34
Теги: cmos technology logical and storage matrices memristor vacuum nanotechnology вакуумная нанотехнология кмоп-технология логическая и запоминающая матрицы мемристор
Для создания электрической схемы нейропроцесора требуется разработка отдельных его узлов, таких как запоминающее устройство, коммутатор логических схем, драйверы и т.д. Исходя из большой архитектуры нейропроцессора и соответствующего большого количества элементов в электрической схеме к этим узлам предъявляются общие требования: высокая интеграция элементов при объединении их в сверхбольшую матрицу; минимизация площади, которую занимает ячейка матрицы на кристалле; высокие быстродействие и энергоэффективность. Монолитная трехмерная интеграция памяти на мемристорах и логических схем позволит значительно повысить производительность и энергоэффективность масштабируемых вычислительных систем и может служить основой для создания нейропроцессора.
В настоящее время разрабатываются нейроморфные КМОП-устройства. Например, процессор IBM TrueNorth [1] благодаря многоядерной архитектуре обеспечивает достаточную производительность для моделирования кортикальной колонки мозга. Интегрирование мемристорного кроссбара с КМОП-транзисторной логикой уже применяется при разработке аппаратной нейроморфной сети [2] и изготовлении планарной логической матрицы [3].
Разработка аппаратной базы нейропроцессора на основе мемристорной микросхемы, интегрированной с КМОП-логикой, начата в [4]. Современная транзисторная КМОП-логика предусматривает переключения элементов до нескольких миллиардов раз в секунду, в то время как ресурс переключения у мемристоров достаточно мал. По этой причине мемристоры не могут заменить классические КМОП-транзисторы, работающие в высокочастотных логических инверторах. Однако мемристорные матрицы эффективны при работе в качестве энергонезависимых конфигурационных элементов с малой скоростью переключения, предназначенных для создания программируемых соединений высокочастотных КМОП-транзисторных блоков.
Интеграция КМОП-транзисторов и мемристоров, выполненная в многослойной 3D-топологии, создает предпосылки для построения электронных схем с новыми возможностями, свойственными нейроморфным электронным системам и нейропроцессорам. В таких устройствах мемристоры могут играть роль синапсов – конфигурационных коммутаторов логических схем, которые формируют логику работы всего устройства путем программируемого послойного соединения логических блоков, находящихся на разных уровнях 3D-матрицы, устроенной по образу кортикальной колонки мозга. Кроме этого, монолитная трехмерная интеграция конфигурационной памяти и логических схем на мемристорах может значительно повысить производительность и энергоэффективность конфигурируемых вычислительных систем.
ЭЛЕКТРИЧЕСКИЕ СХЕМЫ МАТРИЦ
Элементарная ячейка многослойной логической матрицы (рис.1) отличается от описанной в работе [5] планарной логической матрицы: ячейка имеет восемь входов I1–I8, коммутирующихся через мемристоры M1–M8, которые осуществляют реализацию логических функций при работе инверторов на напряжениях питания ниже напряжения туннельного пробоя. На напряжениях выше туннельного пробоя последовательно включенный диод Зенера позволяет программировать мемристор надпороговым напряжением, проводя ток в обоих направлениях. Нагрузочная способность КМОП-инвертора позволяет использовать до шести открытых мемристоров одновременно. Учитывая, что при программировании максимальное количество выходов дешифратора коммутирующего устройства определяется числом 2n, где n = 1, 2, 3…, минимальное число мемристоров на один инвертор равно восьми.
Мемристоры подключены к соединенным затворам полевых транзисторов Т1 и Т2, включенных комплементарно по схеме КМОП-инвертора. Вход инвертора соединен с проводником P1, выходящим на периферию матрицы, при этом каждая ячейка имеет свой, не подключенный к другим ячейкам проводник, который является цепью программирования мемристоров. Расположенные рядом элементарные ячейки одного уровня соединены с шинами питания Vdd и Vss, через которые осуществляется управление режимами работы устройства. Напряжением питания управляют драйвера, подключенные к входным шинам, которые вынесены на периферию матрицы.
Электрическая схема элементарной ячейки многослойной запоминающей матрицы конструктивно идентична ячейке многослойной логической матрицы, но содержит большее число мемристоров. Основное отличие запоминающей матрицы из таких ячеек от логической матрицы заключается в способе соединения ячеек между собой, обеспечивающем селективную запись и считывание отдельных мемристоров. Отметим, что ячейка многослойной запоминающей матрицы принципиально отличается от элементарной ячейки планарной запоминающей матрицы [6], построенной на комплементарных мемристорах и диоде Зенера. Отсутствие транзисторов в пассивной планарной запоминающей матрице ограничивает ее возможный размер. Для преодоления этих ограничений в ячейки многослойной запоминающей матрицы встроен активный элемент – инвертор на двух транзисторах.
Многослойная логическая матрица, состоящая из КМОП-инверторов и мемристоров, в основном режиме работы реализует булеву функцию, построенную на основе конъюнктивной многовходовой логики с отрицанием типа "И-НЕ", которая предварительно скоммутирована мемристорными переключателями в режиме обучения. Операция "И" производится в мемристорном кроссбаре, а операцию "НЕ" выполняет стоящий за ним инвертор. В многослойной матрице ячейки объединены в кластеры. В кластере содержится столько ячеек, сколько имеется входов в одной ячейке (рис.1). Электрическая схема кластера из трех ячеек на основе инверторов DD4-DD6 показана на рис.2. Инверторы DD1–DD3 являются частью другого кластера, находящегося в соседнем пласте.
Программирование мемристоров M1–M9 осуществляется по шинам P1–P3, являющихся проводниками мемристорного кроссбара и подключенным к входам соответствующих инверторов DD4–DD6. К противоположным контактам мемристоров напряжение прикладывается от инверторов DD1–DD3. Проблему взаимовлияния при программировании мемристоров решает алгоритм управления драйвером, расположенным на периферии кристалла.
Электрическая схема запоминающей матрицы (рис.3) образует мемристорный кроссбар, состоящий из 64 элементарных ячеек по 8 Ч 8 мемристоров. Выходные инверторы на рисунке (выходы Y) физически находятся внутри ячеек. Инвертор каждой ячейки обслуживает восемь мемристоров своей ячейки и 56 мемристоров из других ячеек, объединенных общей вертикальной шиной. Для удобства анализа работы матрицы в принципиальной электрической схеме инверторы показаны на периферии. Изменение состояния мемристоров производится подачей на соответствующие горизонтальные и вертикальные шины разности потенциалов, превышающей порог открытия мемристоров. Считывание состояния происходит построчно: инвертор входа X требуемой строки подает напряжение на горизонтальную шину, остальные инверторы при этом находятся в противоположном состоянии. Состояние выходов Y в таком случае будет инвертированным отображением состояния мемристоров в выбранной строке.
Для тестирования работоспособности 3D логической матрицы было проведено SPICE-моделирование фрагмента, состоящего из двух пластов, которые содержат по две логические ячейки. Каждая ячейка фрагмента содержит два коммутирующих мемристора. Информация в мемристоры записывалась последовательно. Высокое сопротивление получили мемристоры М1 и М5, а остальные – низкое. В результате на верхнем слое реализовались логические функции Y11 = V(Ч111) = X1 V X2 и Y12 = V(Ч112) = X2, а на нижнем слое: Y21 = НЕ(Y11) = НЕ(X1 V X2) и Y22 = НЕ(Y12) = НЕ(X2).
На рис.4 показаны входные и выходные уровни напряжения матрицы, полученные в ходе моделирования. Из рисунка следует, что выходные сигналы матрицы, полученные в ходе моделирования, соответствуют запрограммированным функциям: сигнал Y11 отражает дизъюнкцию X1 и X2, а Y12 – инверсию X2. Выходные сигналы Y21, Y22 стробированы импульсами, приходящими на питание выходных инверторов.
ТОПОЛОГИЯ И ТЕХНОЛОГИЯ ИЗГОТОВЛЕНИЯ МНОГОСЛОЙНЫХ МАТРИЦ
Основные этапы создания логической 3D-матрицы выполняются по существующим промышленным технологиям с применением методов литографии, магнетронного напыления, ионной имплантации, термической диффузии и плазменного травления.
Сначала в слое монокристаллического кремния создаются n-МОП и p-МОП транзисторы с объединенными затворами и стоками по стандартной КМОП-технологии. Затем методом вакуумного магнетронного напыления изготавливается нижняя часть проводников шин питания Vss и Vdd. Получившийся инвертор закрывается слоем диэлектрика с колодцем под металл, соединяющий сигнальный проводник с затворами транзисторов. Сверху на слой диэлектрика напыляются верхняя часть шин питания и восемь сигнальных проводников Iy1–Iy8, параллельно пронизывающих матрицу и выходящих на периферию. Они являются нижними проводниками мемристорного кроссбара, один из которых соединен с объединенными затворами транзисторов и служит входом инвертора. Свободное место между проводниками заполняется диэлектриком. Непосредственно на эти восемь проводников магнетронным способом напыляется мемристивный слой по ранее описанной технологии [7], на котором с помощью маски изготавливаются вертикально ориентированные диоды Зенера D1–D8 по технологии, приведенной в [8]. Анод диода изготавливается путем выращивания слоя кремния и его последующего низкотемпературного легирования p-примесью методом эпитаксии из твердой фазы. Таким же образом создается катод, легированный n-примесью.
Слой мемристоров соединяет пласты разного уровня и является верхним слоем элементарной ячейки, топология которой показана на рис.5.
На кристалле создается один пласт, являющийся аналогом планарной двухслойной логической матрицы, содержащий в нижнем слое транзисторы, а в верхнем – мемристоры. Вышележащий пласт ориентирован накрест к нижнему, что является необходимым условием для образования коммутирующих кроссбаров между пластами. Таким образом, получается конструкция, показанная на рис.6.
Для обеспечения необходимых соединений в запоминающей матрице в топологии ячейки (рис.7) добавлен слой диэлектрика, в котором проходят сквозные шины, обеспечивающие доступ к выходу каждого инвертора на периферии матрицы. К каждому такому проводнику вышележащей ячейки подсоединены восемь мемристоров ячейки, находящейся снизу, таким образом в одной ячейке находятся 8 Ч 8 = 64 мемристора с последовательно включенными диодами Зенера. Число мемристоров в ячейке определяется площадью КМОП-инвертора. Дальнейшее увеличение числа мемристоров предполагает увеличение размеров транзисторов.
Создание 3D сверхбольшой логической матрицы возможно по технологии изготовления многослойных чипов, содержащих КМОП-структуры в верхних слоях [9].
Объединение планарных двухслойных логических матриц в 3D-структуру обеспечивает высокую интеграцию элементов за счет того, что элементы ячейки и сами ячейки расположены компактно друг над другом, при этом значительное уменьшение длины соединительных шин по вертикальным и горизонтальным направлениям увеличивает быстродействие и снижает энергопотребление.
Для введения примеси в полупроводниковую подложку при изготовлении транзисторов в нижнем пласте используется быстрое термическое легирование при 1 050 °С. КМОП-транзисторы в верхних пластах необходимо изготавливать при температуре 600 °С, чтобы избежать перегрева всей структуры и, в первую очередь, расплавления проводников. Для легирования используется метод эпитаксии из твердой фазы.
Для сглаживания неровности пластов при их сращивании на нижний пласт необходимо нанести межпластовой диэлектрик толщиной около 100 нм. После изготовления межпластового диэлектрика его верхний слой выравнивается методом химико-механической планаризации (Chemical Mechanical Planarization – CMP) [10]. Применение CMP позволяет достичь среднеквадратичной шероховатости подложки, равной 0,2 нм, что намного лучше требований для высококачественного склеивания.
Полированная верхняя поверхность пласта сращивается по технологии низкотемпературного (200 °С) молекулярного склеивания, разработанного для КНИ-подложек [9]. Верхняя подложка гидрофильно приклеивается при комнатной температуре к межпластовому диэлектрику и затем производится управляемое скалывание верхнего слоя кремния по линии имплантированного водорода. После полировки поверхности скола остается тонкий слой монокристаллического кремния, который служит основой для транзисторов следующего пласта. В полученном слое монокристаллического кремния по технологии межкремниевого соединения TSV (Through-Silicon Via) вытравливаются сквозные колодцы, которые заполняются металлом для верхних проводников мемристорного кроссбара. Эти проводники являются выходами инверторов верхних ячеек и объединяют катоды диодов нижележащей ячейки.
ЗАКЛЮЧЕНИЕ
Представлена топология логической и запоминающей матриц на основе КМОП-мемристорных ячеек, а также вакуумная нанотехнология их изготовления, совмещающая классическую кремниевую КМОП-технологию, а также технологии мемристорного кроссбара, монолитной 3D-интеграции и изготовления вертикально ориентированных диодов Зенера. Топология многослойных матриц образована из одинаковых пластов, состоящих из слоев, наносимых в последовательных технологических операциях так, что каждый вышележащий пласт ориентирован перпендикулярно к нижележащему пласту. При этом образуется трехмерная конструкция из элементарных ячеек, состоящих из двух транзисторов, диода Зенера и нескольких мемристоров, где мемристоры выполняют функцию коммутации электрических сигналов между слоями.
Рассмотренная в работе вакуумная нанотехнология совместима с современным высокотехнологичным оборудованием, на котором реализуется классическая КМОП-технология, и не требует использования дополнительного оборудования.
Представленная топология позволяет изготавливать сверхбольшие многослойные запоминающие и программируемые логические матрицы с высокой степенью интеграции элементов, которые необходимы для создания нейроморфного процессора.
ЛИТЕРАТУРА
1. Merolla Р.А., Arthur J.V., Alvarez-Icaza R., Cassidy A.S. et al. A million spiking-neuron integrated circuit with a scalable communication network and interface // Science. 2014. 345. P. 668–672.
2. Prezioso M., Merrikh-Bayat F., Hoskins B.D., Adam G.C., Likharev K.K., Strukov D.B. Training and operation of an integrated neuromorphic network based on metal-oxide memristors // Nature. 2015. 521. P. 61–64.
3. Xia O., Robinett W., Cumbie M.W., Banerjee N. et al. Memristor-CMOS hybrid integrated circuits for configurable logic // Nano Letters. 2009. 9 (10). P. 3640–3645.
4. Bobylev A.N., Busygin A.N., Pisarev A.D., Udovichenko S.Yu., Filippov V.A. Neuromorphic coprocessor prototype based on mixed metal oxide memristors // International journal of nanotechnology. 2017. Vol. 14. Iss. 7/8. P. 698–704.
5. Маевский О.В., Писарев А.Д., Бусыгин А.Н., Удовиченко С.Ю. Логический коммутатор и запоминающее устройство на основе мемристорных ячеек для электрической схемы нейропроцессора // Вестник ТюмГУ. Физико-математическое моделирование. Нефть, газ, энергетика. 2016. № 4. C. 100–111.
6. Удовиченко С.Ю., Маевский О.В., Писарев А.Д., Бусыгин А.Н. Комплементарная мемристорно-диодная ячейка для запоминающей матрицы нейроморфного процессора // Сборник тезисов VIII конференции Нанотехнологического общества России. 2017. C. 37–40.
7. Bobylev A.N., Udovichenko S.Yu. The electrical properties of memristor devices TiN/Tix Al1–x Oy /TiN produced by magnetron sputtering // Russian Microelectronics. 2016. 45. № 6. P. 396–401.
8. Chen W., Lin X., Parris P M. Zener diode device and fabrication – Patent US 0061715 A1. 06.03.2014.
9. Vinet M., Batude P., Tabone C. et al. 3D monolithic integration: Technological challenges and electrical results // Microelectronic Engineering. 2011. 88. P. 331–335.
10. Zantye P.B, Kumar A., Sikder A.K. Chemical mechanical planarization for microelectronics applications // Materials Science and Engineering. 2004. 45. No. 3–6. P. 89–220.
В настоящее время разрабатываются нейроморфные КМОП-устройства. Например, процессор IBM TrueNorth [1] благодаря многоядерной архитектуре обеспечивает достаточную производительность для моделирования кортикальной колонки мозга. Интегрирование мемристорного кроссбара с КМОП-транзисторной логикой уже применяется при разработке аппаратной нейроморфной сети [2] и изготовлении планарной логической матрицы [3].
Разработка аппаратной базы нейропроцессора на основе мемристорной микросхемы, интегрированной с КМОП-логикой, начата в [4]. Современная транзисторная КМОП-логика предусматривает переключения элементов до нескольких миллиардов раз в секунду, в то время как ресурс переключения у мемристоров достаточно мал. По этой причине мемристоры не могут заменить классические КМОП-транзисторы, работающие в высокочастотных логических инверторах. Однако мемристорные матрицы эффективны при работе в качестве энергонезависимых конфигурационных элементов с малой скоростью переключения, предназначенных для создания программируемых соединений высокочастотных КМОП-транзисторных блоков.
Интеграция КМОП-транзисторов и мемристоров, выполненная в многослойной 3D-топологии, создает предпосылки для построения электронных схем с новыми возможностями, свойственными нейроморфным электронным системам и нейропроцессорам. В таких устройствах мемристоры могут играть роль синапсов – конфигурационных коммутаторов логических схем, которые формируют логику работы всего устройства путем программируемого послойного соединения логических блоков, находящихся на разных уровнях 3D-матрицы, устроенной по образу кортикальной колонки мозга. Кроме этого, монолитная трехмерная интеграция конфигурационной памяти и логических схем на мемристорах может значительно повысить производительность и энергоэффективность конфигурируемых вычислительных систем.
ЭЛЕКТРИЧЕСКИЕ СХЕМЫ МАТРИЦ
Элементарная ячейка многослойной логической матрицы (рис.1) отличается от описанной в работе [5] планарной логической матрицы: ячейка имеет восемь входов I1–I8, коммутирующихся через мемристоры M1–M8, которые осуществляют реализацию логических функций при работе инверторов на напряжениях питания ниже напряжения туннельного пробоя. На напряжениях выше туннельного пробоя последовательно включенный диод Зенера позволяет программировать мемристор надпороговым напряжением, проводя ток в обоих направлениях. Нагрузочная способность КМОП-инвертора позволяет использовать до шести открытых мемристоров одновременно. Учитывая, что при программировании максимальное количество выходов дешифратора коммутирующего устройства определяется числом 2n, где n = 1, 2, 3…, минимальное число мемристоров на один инвертор равно восьми.
Мемристоры подключены к соединенным затворам полевых транзисторов Т1 и Т2, включенных комплементарно по схеме КМОП-инвертора. Вход инвертора соединен с проводником P1, выходящим на периферию матрицы, при этом каждая ячейка имеет свой, не подключенный к другим ячейкам проводник, который является цепью программирования мемристоров. Расположенные рядом элементарные ячейки одного уровня соединены с шинами питания Vdd и Vss, через которые осуществляется управление режимами работы устройства. Напряжением питания управляют драйвера, подключенные к входным шинам, которые вынесены на периферию матрицы.
Электрическая схема элементарной ячейки многослойной запоминающей матрицы конструктивно идентична ячейке многослойной логической матрицы, но содержит большее число мемристоров. Основное отличие запоминающей матрицы из таких ячеек от логической матрицы заключается в способе соединения ячеек между собой, обеспечивающем селективную запись и считывание отдельных мемристоров. Отметим, что ячейка многослойной запоминающей матрицы принципиально отличается от элементарной ячейки планарной запоминающей матрицы [6], построенной на комплементарных мемристорах и диоде Зенера. Отсутствие транзисторов в пассивной планарной запоминающей матрице ограничивает ее возможный размер. Для преодоления этих ограничений в ячейки многослойной запоминающей матрицы встроен активный элемент – инвертор на двух транзисторах.
Многослойная логическая матрица, состоящая из КМОП-инверторов и мемристоров, в основном режиме работы реализует булеву функцию, построенную на основе конъюнктивной многовходовой логики с отрицанием типа "И-НЕ", которая предварительно скоммутирована мемристорными переключателями в режиме обучения. Операция "И" производится в мемристорном кроссбаре, а операцию "НЕ" выполняет стоящий за ним инвертор. В многослойной матрице ячейки объединены в кластеры. В кластере содержится столько ячеек, сколько имеется входов в одной ячейке (рис.1). Электрическая схема кластера из трех ячеек на основе инверторов DD4-DD6 показана на рис.2. Инверторы DD1–DD3 являются частью другого кластера, находящегося в соседнем пласте.
Программирование мемристоров M1–M9 осуществляется по шинам P1–P3, являющихся проводниками мемристорного кроссбара и подключенным к входам соответствующих инверторов DD4–DD6. К противоположным контактам мемристоров напряжение прикладывается от инверторов DD1–DD3. Проблему взаимовлияния при программировании мемристоров решает алгоритм управления драйвером, расположенным на периферии кристалла.
Электрическая схема запоминающей матрицы (рис.3) образует мемристорный кроссбар, состоящий из 64 элементарных ячеек по 8 Ч 8 мемристоров. Выходные инверторы на рисунке (выходы Y) физически находятся внутри ячеек. Инвертор каждой ячейки обслуживает восемь мемристоров своей ячейки и 56 мемристоров из других ячеек, объединенных общей вертикальной шиной. Для удобства анализа работы матрицы в принципиальной электрической схеме инверторы показаны на периферии. Изменение состояния мемристоров производится подачей на соответствующие горизонтальные и вертикальные шины разности потенциалов, превышающей порог открытия мемристоров. Считывание состояния происходит построчно: инвертор входа X требуемой строки подает напряжение на горизонтальную шину, остальные инверторы при этом находятся в противоположном состоянии. Состояние выходов Y в таком случае будет инвертированным отображением состояния мемристоров в выбранной строке.
Для тестирования работоспособности 3D логической матрицы было проведено SPICE-моделирование фрагмента, состоящего из двух пластов, которые содержат по две логические ячейки. Каждая ячейка фрагмента содержит два коммутирующих мемристора. Информация в мемристоры записывалась последовательно. Высокое сопротивление получили мемристоры М1 и М5, а остальные – низкое. В результате на верхнем слое реализовались логические функции Y11 = V(Ч111) = X1 V X2 и Y12 = V(Ч112) = X2, а на нижнем слое: Y21 = НЕ(Y11) = НЕ(X1 V X2) и Y22 = НЕ(Y12) = НЕ(X2).
На рис.4 показаны входные и выходные уровни напряжения матрицы, полученные в ходе моделирования. Из рисунка следует, что выходные сигналы матрицы, полученные в ходе моделирования, соответствуют запрограммированным функциям: сигнал Y11 отражает дизъюнкцию X1 и X2, а Y12 – инверсию X2. Выходные сигналы Y21, Y22 стробированы импульсами, приходящими на питание выходных инверторов.
ТОПОЛОГИЯ И ТЕХНОЛОГИЯ ИЗГОТОВЛЕНИЯ МНОГОСЛОЙНЫХ МАТРИЦ
Основные этапы создания логической 3D-матрицы выполняются по существующим промышленным технологиям с применением методов литографии, магнетронного напыления, ионной имплантации, термической диффузии и плазменного травления.
Сначала в слое монокристаллического кремния создаются n-МОП и p-МОП транзисторы с объединенными затворами и стоками по стандартной КМОП-технологии. Затем методом вакуумного магнетронного напыления изготавливается нижняя часть проводников шин питания Vss и Vdd. Получившийся инвертор закрывается слоем диэлектрика с колодцем под металл, соединяющий сигнальный проводник с затворами транзисторов. Сверху на слой диэлектрика напыляются верхняя часть шин питания и восемь сигнальных проводников Iy1–Iy8, параллельно пронизывающих матрицу и выходящих на периферию. Они являются нижними проводниками мемристорного кроссбара, один из которых соединен с объединенными затворами транзисторов и служит входом инвертора. Свободное место между проводниками заполняется диэлектриком. Непосредственно на эти восемь проводников магнетронным способом напыляется мемристивный слой по ранее описанной технологии [7], на котором с помощью маски изготавливаются вертикально ориентированные диоды Зенера D1–D8 по технологии, приведенной в [8]. Анод диода изготавливается путем выращивания слоя кремния и его последующего низкотемпературного легирования p-примесью методом эпитаксии из твердой фазы. Таким же образом создается катод, легированный n-примесью.
Слой мемристоров соединяет пласты разного уровня и является верхним слоем элементарной ячейки, топология которой показана на рис.5.
На кристалле создается один пласт, являющийся аналогом планарной двухслойной логической матрицы, содержащий в нижнем слое транзисторы, а в верхнем – мемристоры. Вышележащий пласт ориентирован накрест к нижнему, что является необходимым условием для образования коммутирующих кроссбаров между пластами. Таким образом, получается конструкция, показанная на рис.6.
Для обеспечения необходимых соединений в запоминающей матрице в топологии ячейки (рис.7) добавлен слой диэлектрика, в котором проходят сквозные шины, обеспечивающие доступ к выходу каждого инвертора на периферии матрицы. К каждому такому проводнику вышележащей ячейки подсоединены восемь мемристоров ячейки, находящейся снизу, таким образом в одной ячейке находятся 8 Ч 8 = 64 мемристора с последовательно включенными диодами Зенера. Число мемристоров в ячейке определяется площадью КМОП-инвертора. Дальнейшее увеличение числа мемристоров предполагает увеличение размеров транзисторов.
Создание 3D сверхбольшой логической матрицы возможно по технологии изготовления многослойных чипов, содержащих КМОП-структуры в верхних слоях [9].
Объединение планарных двухслойных логических матриц в 3D-структуру обеспечивает высокую интеграцию элементов за счет того, что элементы ячейки и сами ячейки расположены компактно друг над другом, при этом значительное уменьшение длины соединительных шин по вертикальным и горизонтальным направлениям увеличивает быстродействие и снижает энергопотребление.
Для введения примеси в полупроводниковую подложку при изготовлении транзисторов в нижнем пласте используется быстрое термическое легирование при 1 050 °С. КМОП-транзисторы в верхних пластах необходимо изготавливать при температуре 600 °С, чтобы избежать перегрева всей структуры и, в первую очередь, расплавления проводников. Для легирования используется метод эпитаксии из твердой фазы.
Для сглаживания неровности пластов при их сращивании на нижний пласт необходимо нанести межпластовой диэлектрик толщиной около 100 нм. После изготовления межпластового диэлектрика его верхний слой выравнивается методом химико-механической планаризации (Chemical Mechanical Planarization – CMP) [10]. Применение CMP позволяет достичь среднеквадратичной шероховатости подложки, равной 0,2 нм, что намного лучше требований для высококачественного склеивания.
Полированная верхняя поверхность пласта сращивается по технологии низкотемпературного (200 °С) молекулярного склеивания, разработанного для КНИ-подложек [9]. Верхняя подложка гидрофильно приклеивается при комнатной температуре к межпластовому диэлектрику и затем производится управляемое скалывание верхнего слоя кремния по линии имплантированного водорода. После полировки поверхности скола остается тонкий слой монокристаллического кремния, который служит основой для транзисторов следующего пласта. В полученном слое монокристаллического кремния по технологии межкремниевого соединения TSV (Through-Silicon Via) вытравливаются сквозные колодцы, которые заполняются металлом для верхних проводников мемристорного кроссбара. Эти проводники являются выходами инверторов верхних ячеек и объединяют катоды диодов нижележащей ячейки.
ЗАКЛЮЧЕНИЕ
Представлена топология логической и запоминающей матриц на основе КМОП-мемристорных ячеек, а также вакуумная нанотехнология их изготовления, совмещающая классическую кремниевую КМОП-технологию, а также технологии мемристорного кроссбара, монолитной 3D-интеграции и изготовления вертикально ориентированных диодов Зенера. Топология многослойных матриц образована из одинаковых пластов, состоящих из слоев, наносимых в последовательных технологических операциях так, что каждый вышележащий пласт ориентирован перпендикулярно к нижележащему пласту. При этом образуется трехмерная конструкция из элементарных ячеек, состоящих из двух транзисторов, диода Зенера и нескольких мемристоров, где мемристоры выполняют функцию коммутации электрических сигналов между слоями.
Рассмотренная в работе вакуумная нанотехнология совместима с современным высокотехнологичным оборудованием, на котором реализуется классическая КМОП-технология, и не требует использования дополнительного оборудования.
Представленная топология позволяет изготавливать сверхбольшие многослойные запоминающие и программируемые логические матрицы с высокой степенью интеграции элементов, которые необходимы для создания нейроморфного процессора.
ЛИТЕРАТУРА
1. Merolla Р.А., Arthur J.V., Alvarez-Icaza R., Cassidy A.S. et al. A million spiking-neuron integrated circuit with a scalable communication network and interface // Science. 2014. 345. P. 668–672.
2. Prezioso M., Merrikh-Bayat F., Hoskins B.D., Adam G.C., Likharev K.K., Strukov D.B. Training and operation of an integrated neuromorphic network based on metal-oxide memristors // Nature. 2015. 521. P. 61–64.
3. Xia O., Robinett W., Cumbie M.W., Banerjee N. et al. Memristor-CMOS hybrid integrated circuits for configurable logic // Nano Letters. 2009. 9 (10). P. 3640–3645.
4. Bobylev A.N., Busygin A.N., Pisarev A.D., Udovichenko S.Yu., Filippov V.A. Neuromorphic coprocessor prototype based on mixed metal oxide memristors // International journal of nanotechnology. 2017. Vol. 14. Iss. 7/8. P. 698–704.
5. Маевский О.В., Писарев А.Д., Бусыгин А.Н., Удовиченко С.Ю. Логический коммутатор и запоминающее устройство на основе мемристорных ячеек для электрической схемы нейропроцессора // Вестник ТюмГУ. Физико-математическое моделирование. Нефть, газ, энергетика. 2016. № 4. C. 100–111.
6. Удовиченко С.Ю., Маевский О.В., Писарев А.Д., Бусыгин А.Н. Комплементарная мемристорно-диодная ячейка для запоминающей матрицы нейроморфного процессора // Сборник тезисов VIII конференции Нанотехнологического общества России. 2017. C. 37–40.
7. Bobylev A.N., Udovichenko S.Yu. The electrical properties of memristor devices TiN/Tix Al1–x Oy /TiN produced by magnetron sputtering // Russian Microelectronics. 2016. 45. № 6. P. 396–401.
8. Chen W., Lin X., Parris P M. Zener diode device and fabrication – Patent US 0061715 A1. 06.03.2014.
9. Vinet M., Batude P., Tabone C. et al. 3D monolithic integration: Technological challenges and electrical results // Microelectronic Engineering. 2011. 88. P. 331–335.
10. Zantye P.B, Kumar A., Sikder A.K. Chemical mechanical planarization for microelectronics applications // Materials Science and Engineering. 2004. 45. No. 3–6. P. 89–220.
Отзывы читателей
