eng
Выпуск #9/2018
Мальшин Александр Владимирович, Есаков Игорь Александрович, Портнова Любовь Андреевна
Разработка синтезатора синхросигналов на основе DLL для микропроцессоров семейства "Эльбрус"
Разработка синтезатора синхросигналов на основе DLL для микропроцессоров семейства "Эльбрус"
Просмотры: 1807
Рассматриваются принципы построения и особенности проектирования синтезатора синхросигналов, основанного на управляемой линии задержки (DLL), который позволяет под управлением ОС выполнять «на лету» изменение частот синхронизации узлов микропроцессора без прерывания вычислительного процесса. Синтезатор разработан по технологическим нормам 28 нм для микропроцессоров семейства «Эльбрус» и позволяет из одного опорного высокочастотного сигнала синтезировать до четырех рабочих синхросигналов с дробными значениями коэффициентов умножения в диапазоне от 1/2 до 2.
УДК 621.3
DOI: 10.22184/1993-8578.2018.82.119.123
УДК 621.3
DOI: 10.22184/1993-8578.2018.82.119.123
Теги: clock synthesizer digital control phase interpolator pll синтезатор синхросигналов фазовый интерполятор фапч цифровое управление
ВВЕДЕНИЕ
В современных микропроцессорах для синхронизации отдельных устройств требуются сигналы синхронизации с различными частотами, которые, в свою очередь, должны обладать функцией динамического изменения частоты «на лету», без потери целостности синхросигнала и без прерывания вычислительного процесса. Реализация этих функций обеспечивается расположенными на кристалле схемами синтезаторов синхросигналов, выполняющими преобразование частоты общего опорного сигнала в один или несколько рабочих синхросигналов с частотами, которые могут изменяться в процессе работы микропроцессора. Наиболее распространенные в настоящее время способы реализации синтезаторов описаны в [1].
В большинстве случаев для этих целей используется приведенная на рис. 1 схема на основе контура фазовой автоподстройки частоты и фазы (PLL), дополненная двумя цифровыми делителями частоты на входе опорного синхросигнала Fref (divR) и в петле обратной связи (divF) с программируемыми величинами коэффициентов деления NR и NF. Общие подходы к построению синтезаторов на основе PLL, а также результаты их реализации приведены в [2, 3].
Основными достоинствами данного типа схем является возможность синтеза частоты выходного сигнала Fout с дробным величинами коэффициента умножения частоты:
Eqn001.eps,(1)
а также широкий диапазон значений коэффициента умножения от долей единицы до нескольких сотен. Принципиальным недостатком этих схем, ограничивающим возможность их эффективного использования в адаптивных системах, является ощутимое, по сравнению с темпом активной работы исполнительного оборудования, время (порядка десятков мкс), которое требуется для «захвата» новой частоты Fout при изменении коэффициента умножения. Помимо этого, вследствие колебательного характера изменения частоты в процессе захвата, работа исполнительного оборудования в это время должна быть приостановлена из-за возможного кратковременного превышения частотой величины, при которой еще обеспечивается бесперебойная работа оборудования.
Альтернативная схема синтезатора, представленная на рис. 2a, основана на контуре автоподстройки фазы (DLL) c N-секционной линией задержки, управляемой напряжением (VCDL). Базовая структура DLL дополнена смесителем (EC), который осуществляет формирование выходного сигнала Fout в виде комбинации задержанных линией фаз входного сигнала Fref.
Например, рассмотренная в [3] реализация смеcителя с числом фаз кратным степени 2 позволяет, как показано на рис. 2б, для каждого последующего периода опорного сигнала устанавливать новую частоту выходного сигнала Fout с целым значением коэффициента умножения частоты M:
Eqn002.eps.(2)
Существенным недостатком синтезаторов на основе DLL [4–7] является ограничение на максимальное значение коэффициента умножения частоты, связанное с длиной линии задержки и с разрешающей способностью ее квантования, а также с частотными ограничениями на элементы схемы смесителя. Следствием этого является необходимость использования опорного сигнала более высокой частоты, чем в синтезаторах на основе контура PLL. На практике это приводит к необходимости установки перед DLL синтезатором вспомогательной буферной PLL, которая обеспечивает на входе синтезатора проектное значения частоты опорного сигнала.
РЕАЛИЗАЦИЯ СИНТЕЗАТОРА НА ОСНОВЕ DLL С ДРОБНЫМ КОЭФФИЦИЕНТОМ УМНОЖЕНИЯ
Функциональная блок-схема
Предложенный синтезатор, блок-схема которого приведена на рис. 3, является дальнейшим развитием структуры на основе DLL, позволяя установку дробного значения коэффициента умножения частоты с высокой разрешающей способностью ее квантования:
Eqn003.eps.(3)
В состав синтезатора входят следующие функциональные узлы:
опорная DLL;
фазовый интерполятор (PI);
формирователь выходного сигнала (ЕС);
цифровой алгоритмический генератор (DPG).
Опорная DLL является полнопериодной: задержка линии Tdll в состоянии захвата равна одному периоду входного опорного синхросигнала Tref = 1/Fref. Линия задержки c числом секцийEqn004.eps совместно со схемами фазовых интерполяторов с количеством интерполяционных интерваловEqn005.eps, которые подключаются между выходами каждой пары смежных секций линии, обеспечивают на входе схемы формирователя выходного сигнала Eqn006.eps равноотстоящие фазы опорного синхросигнала с шагом фаз по времени равным Tdll/Nph.
Алгоритмический генератор в каждом такте опорного сигнала формирует очередной 32-разрядный управляющий код С, с помощью которого в блоке формирователя выходного сигнала из общего количества фаз выбираются нужные фазы для задания моментов переключения выходного синхросигнала Fout.
В формирователе выходного сигнала происходит формирование коротких импульсов (P), их выборка выходным кодом алгоритмического генератора и последующая сборка выбранных импульсов на тактовый вход T выходного делителя частоты на два, который выполняет переключение выходного сигнала Fout по каждой последующей выбранной фазе опорного сигнала.
В результате, на выходе схемы формируется сигнал со скважностью два и частотой Fout равной:
Eqn007.eps,(3)
причем с целью обеспечения 50 % скважности выходного сигнала коэффициент K должен принимать четные значение.
На рис. 4 в качестве графической иллюстрации приведены временные диаграммы, поясняющие процесс генерации выходного сигнала для упрощенного варианта схемы с Nph = 8 при K = 6.
Ограничение на минимальное значение коэффициента K не является принципиальным, тогда как его максимальное значение ограничивается разрешающей способностью квантования фаз линии задержки DLL и интерполятора, а также частотными параметрами элементов формирователя выходного сигнала.
Изменение частоты выходного сигнала производится путем установки нового значения коэффициента K в произвольный момент времени. Однако для обеспечения непрерывности и целостности сигнала на выходе Fout при изменении частоты новая последовательность управляющих кодов C [1:32] фактически начинает генерироваться с такта опорного сигнала, в начале которого происходит совпадение фаз (биение) сигналов опорной и текущей выходной частот.
В последующих разделах подробно рассмотрены особенности структуры и схемотехники узлов, определяющих частотный диапазон работы и точность синтезатора: управляемую линию задержки DLL, фазовый интерполятор и элементы узла формирователя выходного сигнала.
Управляемая линия задержки
Оcобенностью реализации управляемой линии задержки является то, что в отличие от обычно используемых линий, управляемых аналоговым сигналом, задержка линии управляется цифровым кодом. Это, наряду с использованием схемы фазового детектора с двоичным выходом, позволило реализовать полностью цифровой контур DLL.
На рис. 5 приведена принципиальная схема одного каскада линии. Каскад представляет собой КМОП инвертор на транзисторах Mps и Mns, величина рабочего тока через которые задается числом включенных в цепи питания и земли инвертора транзисторов Eqn012.eps и Eqn013.eps
Время задержки каскада Tstagе в основном определяется зарядом емкости нагрузки каскада С и рабочим током включенных транзисторов, задающих ток:
Eqn014.eps.
Поскольку рабочий ток каждого транзистора пропорционален ширине его канала W, задержка каскада обратно пропорциональна суммарной ширине каналов m открытых токозадающих транзисторов:
Eqn015.eps.
Таким образом, варьируя количество включенных токовых транзисторов, можно в широком диапазоне регулировать задержку каждого каскада. При этом, для того чтобы получить возможно меньшее значение минимальной задержки каскада, суммарная величина ширины каналов всех открытых токозадающих транзисторов должна быть много больше ширины канала соответствующего переключающегося транзистора:
Eqn016.eps.
На практике это требование с точностью 1–2 % выполняется при Bw = 8–10.
Ширина канала каждого из токозадающих транзисторов подобрана таким образом, чтобы обеспечить одинаковое изменение задержки каскада при включении каждого следующего транзистoра. Это позволяет управлять задержкой каскада в термометрическом коде с помощью n-разрядного регистра сдвига, включенного в цифровой контур регулирования DLL, как это показано на рис. 6. С целью обеспечения стабильности задержек и эквидистантности сигналов выходных фаз линии, каждая секция состоит из двух последовательно включенных каскадов с идентичным управлением.
Фазовый интерполятор
Ограничение на минимальную задержку секции управляемой линии задержки принципиально ограничивает количество секций линии и, соответственно, дискретность синтеза выходной частоты. Для увеличения общего числа фаз между выходами смежных секций линии задержки дополнительно установлены фазовые интерполяторы типа «один-в-два», которые позволяют получить одну дополнительную фазуEqn017.eps между двумя соседними входными фазами линии задержкиEqn018.epsиEqn019.eps. На рис. 7 приведена используемая в синтезаторе схема интерполятора данного вида.
Входные инверторы 1–4 выполняют функции развязки выходов секций линии задержки от сильно нагруженных узлов a и b и тем самым минимизируют задержку секции DLL. Инверторы 5–9 выравнивают задержки и фазы сигналов Eqn020.eps, Eqn021.eps и Eqn022.eps. Собственно, интерполяция сигналов Eqn023.eps и Eqn024.eps осуществляется в точке объединения выходов двух инверторов 10 и 11. Ширина каналов транзисторов этих инверторов выбирается таким образом, чтобы выходная фаза Eqn025.eps располагалась в середине между выходными фазами Eqn026.eps и Eqn027.eps. При этом для каждого типа транзисторов в инверторах 10 и 11 должно соблюдаться условие:
Eqn028.eps
где wi — ширина канала транзисторов в инверторах 5 и 6, a — масштабирующий коэффициент.
Теоретическая величина коэффициента а находится в диапазоне 0,35–0,45; однако точное значение подбирается экспериментально в процессе моделирования схемы и должно обеспечивать минимальные отклонения положения интерполированного сигнала от среднего значения во всем диапазоне работы схемы. Для стабилизации положения интерполированного сигнала в схеме использован ряд дополнительных мер. В частности, инверторы 5 и 6 выполнены каждый из двух параллельно включенных инверторов аналогичных интерполяционным инверторам 10 и 11, а в узлы a и b введены дополнительные емкости, за счет подключения к ним балластных схемных элементов.
Формирователь выходного сигнала
Структурная схема формирователя выходного сигнала приведена на рис. 8. Она состоит из последовательно включенных формирователей коротких импульсов, селектора импульсов, схемы сборки выбранных импульсов по ИЛИ и выходного делителя частоты на два.
Формирователь коротких импульсов состоит из Nph идентичных схем, состоящих из фазовращателя на инверторе и схемы вырезки на вентиле 2И-НЕ. Передний фронт выходного импульса Pi формируется из рабочего (переднего) фронта сигнала каждой фазы Phi, задний фронт формируется из инвертированного рабочего фронта одной из последующих фаз Phi+j. Длительность сформированного таким образом импульса должна удовлетворять противоречивым требованиям. С одной стороны, она должна быть достаточно большой для обеспечения надежной работы последующих элементов схемы формирователя. С другой стороны, число импульсов, которое укладывается в период опорного сигнала (с учетом обеспечения минимальной паузы между соседними импульсами равной длительности импульса), ограничивает максимальную величину коэффициента умножения частоты. В рассматриваемом синтезаторе j = 4, что при общем количестве фаз Nph = 32 позволяет уложить 4 равноотстоящих импульса на интервале одного периода входного сигнала, тем самым ограничивая коэффициент умножения величиной 2.
С целью стабилизации длительности импульса вентиль 2И-НЕ, как показано на рис. 9, выполнен на 6 транзисторах и имеет одинаковую задержку по обоим входам.
Селектор импульсов в каждом такте входного синхросигнала выбирает импульсы фаз согласно управляющему коду алгоритмического генератора. Далее выбранные импульсы собираются на тактовом входе триггера — делителя частоты с помощью 32-входовой схемы ИЛИ, которая выполнена на базе аналогичных вентилей 2И-НЕ.
РЕЗУЛЬТАТЫ
На рис. 10 представлена топология синтезатора, реализованного на технологии 28 нм для микропроцессоров семейства «Эльбрус».
Разработанный синтезатор в диапазоне температуры от −40 до 125 °С и напряжения питания 0,9 В ±10 % при занимаемой площади 127 × 132 мкм обладает следующими функциональными, электрическими и эксплуатационными параметрами:
диапазон частоты опорного синхросигнала от 0,8 ГГц до 1,4 ГГц;
скважность опорного синхросигнала от 25 % до 75 %;
количество независимых каналов выходных синхросигналов — 4;
диапазон частоты в каждом выходном канале Fout = Fref · (32/N), где N = 16, 18, 20, …, 64;
номинальная скважность выходных синхросигналов 50 %;
погрешность периода выходных синхросигналов ±10пс;
потребляемая мощность (при Fref = 1 ГГц): 17 мВт.
ВЫВОДЫ
Разработанный синтезатор позволяет варьировать рабочую частоту синхронизации в широких пределах без прерывания вычислительного процесса. Это позволяет реализовать в микропроцессоре функцию адаптивного управления частотой в реальном масштабе времени в зависимости от условий эксплуатации и от вычислительной загрузки отдельных устройств.
ЛИТЕРАТУРА
1. Chandracasan A., Bowhill William J., Fox F. Design of High-Performance Microprocessor Circuits. New York: The Institute of Electrical and Electronics Engineers, 2001.
2. Barrett C. Fractional/Integer-N PLL Basics. Texas Instruments, August 1999.
3. Старилов М. В. Цифровой генератор тактовых частот с ФАПЧ для применения в составе СнК. Международный форум «Микроэлектроника-2016». — Москва: Техносфера, 2016.
4. Chien G., Gray P. R. A 900-MHz Local Oscillator Using a DLL-Based Frequency Multiplier Technique for PCS Applications. IEEE Journal of Solid-State Circuits, Vol. 35, № 12, December, 2000.
5. Cheng J. A Delay-Locked Loop for Multiple Clock Phases/Delays Generation. Georgia Institute of Technology, 2005.
6. Bruno W. Garlepp, Kevin S. Donnely. A Portable Digital DLL for High-Speed CMOS Interface Circuits. IEEE Journal of Solid-state Circuits, Vol. 34, № 5, December, 1999.
7. Kawamoto T., Ueda K., Noto T. 480GHz 10-Tap Clock Generator Using Edge-Combiner DLL for USB 2.0 Applications. Journal of Electrical and Computer Engineering, 2012.
В современных микропроцессорах для синхронизации отдельных устройств требуются сигналы синхронизации с различными частотами, которые, в свою очередь, должны обладать функцией динамического изменения частоты «на лету», без потери целостности синхросигнала и без прерывания вычислительного процесса. Реализация этих функций обеспечивается расположенными на кристалле схемами синтезаторов синхросигналов, выполняющими преобразование частоты общего опорного сигнала в один или несколько рабочих синхросигналов с частотами, которые могут изменяться в процессе работы микропроцессора. Наиболее распространенные в настоящее время способы реализации синтезаторов описаны в [1].
В большинстве случаев для этих целей используется приведенная на рис. 1 схема на основе контура фазовой автоподстройки частоты и фазы (PLL), дополненная двумя цифровыми делителями частоты на входе опорного синхросигнала Fref (divR) и в петле обратной связи (divF) с программируемыми величинами коэффициентов деления NR и NF. Общие подходы к построению синтезаторов на основе PLL, а также результаты их реализации приведены в [2, 3].
Основными достоинствами данного типа схем является возможность синтеза частоты выходного сигнала Fout с дробным величинами коэффициента умножения частоты:
Eqn001.eps,(1)
а также широкий диапазон значений коэффициента умножения от долей единицы до нескольких сотен. Принципиальным недостатком этих схем, ограничивающим возможность их эффективного использования в адаптивных системах, является ощутимое, по сравнению с темпом активной работы исполнительного оборудования, время (порядка десятков мкс), которое требуется для «захвата» новой частоты Fout при изменении коэффициента умножения. Помимо этого, вследствие колебательного характера изменения частоты в процессе захвата, работа исполнительного оборудования в это время должна быть приостановлена из-за возможного кратковременного превышения частотой величины, при которой еще обеспечивается бесперебойная работа оборудования.
Альтернативная схема синтезатора, представленная на рис. 2a, основана на контуре автоподстройки фазы (DLL) c N-секционной линией задержки, управляемой напряжением (VCDL). Базовая структура DLL дополнена смесителем (EC), который осуществляет формирование выходного сигнала Fout в виде комбинации задержанных линией фаз входного сигнала Fref.
Например, рассмотренная в [3] реализация смеcителя с числом фаз кратным степени 2 позволяет, как показано на рис. 2б, для каждого последующего периода опорного сигнала устанавливать новую частоту выходного сигнала Fout с целым значением коэффициента умножения частоты M:
Eqn002.eps.(2)
Существенным недостатком синтезаторов на основе DLL [4–7] является ограничение на максимальное значение коэффициента умножения частоты, связанное с длиной линии задержки и с разрешающей способностью ее квантования, а также с частотными ограничениями на элементы схемы смесителя. Следствием этого является необходимость использования опорного сигнала более высокой частоты, чем в синтезаторах на основе контура PLL. На практике это приводит к необходимости установки перед DLL синтезатором вспомогательной буферной PLL, которая обеспечивает на входе синтезатора проектное значения частоты опорного сигнала.
РЕАЛИЗАЦИЯ СИНТЕЗАТОРА НА ОСНОВЕ DLL С ДРОБНЫМ КОЭФФИЦИЕНТОМ УМНОЖЕНИЯ
Функциональная блок-схема
Предложенный синтезатор, блок-схема которого приведена на рис. 3, является дальнейшим развитием структуры на основе DLL, позволяя установку дробного значения коэффициента умножения частоты с высокой разрешающей способностью ее квантования:
Eqn003.eps.(3)
В состав синтезатора входят следующие функциональные узлы:
опорная DLL;
фазовый интерполятор (PI);
формирователь выходного сигнала (ЕС);
цифровой алгоритмический генератор (DPG).
Опорная DLL является полнопериодной: задержка линии Tdll в состоянии захвата равна одному периоду входного опорного синхросигнала Tref = 1/Fref. Линия задержки c числом секцийEqn004.eps совместно со схемами фазовых интерполяторов с количеством интерполяционных интерваловEqn005.eps, которые подключаются между выходами каждой пары смежных секций линии, обеспечивают на входе схемы формирователя выходного сигнала Eqn006.eps равноотстоящие фазы опорного синхросигнала с шагом фаз по времени равным Tdll/Nph.
Алгоритмический генератор в каждом такте опорного сигнала формирует очередной 32-разрядный управляющий код С, с помощью которого в блоке формирователя выходного сигнала из общего количества фаз выбираются нужные фазы для задания моментов переключения выходного синхросигнала Fout.
В формирователе выходного сигнала происходит формирование коротких импульсов (P), их выборка выходным кодом алгоритмического генератора и последующая сборка выбранных импульсов на тактовый вход T выходного делителя частоты на два, который выполняет переключение выходного сигнала Fout по каждой последующей выбранной фазе опорного сигнала.
В результате, на выходе схемы формируется сигнал со скважностью два и частотой Fout равной:
Eqn007.eps,(3)
причем с целью обеспечения 50 % скважности выходного сигнала коэффициент K должен принимать четные значение.
На рис. 4 в качестве графической иллюстрации приведены временные диаграммы, поясняющие процесс генерации выходного сигнала для упрощенного варианта схемы с Nph = 8 при K = 6.
Ограничение на минимальное значение коэффициента K не является принципиальным, тогда как его максимальное значение ограничивается разрешающей способностью квантования фаз линии задержки DLL и интерполятора, а также частотными параметрами элементов формирователя выходного сигнала.
Изменение частоты выходного сигнала производится путем установки нового значения коэффициента K в произвольный момент времени. Однако для обеспечения непрерывности и целостности сигнала на выходе Fout при изменении частоты новая последовательность управляющих кодов C [1:32] фактически начинает генерироваться с такта опорного сигнала, в начале которого происходит совпадение фаз (биение) сигналов опорной и текущей выходной частот.
В последующих разделах подробно рассмотрены особенности структуры и схемотехники узлов, определяющих частотный диапазон работы и точность синтезатора: управляемую линию задержки DLL, фазовый интерполятор и элементы узла формирователя выходного сигнала.
Управляемая линия задержки
Оcобенностью реализации управляемой линии задержки является то, что в отличие от обычно используемых линий, управляемых аналоговым сигналом, задержка линии управляется цифровым кодом. Это, наряду с использованием схемы фазового детектора с двоичным выходом, позволило реализовать полностью цифровой контур DLL.
На рис. 5 приведена принципиальная схема одного каскада линии. Каскад представляет собой КМОП инвертор на транзисторах Mps и Mns, величина рабочего тока через которые задается числом включенных в цепи питания и земли инвертора транзисторов Eqn012.eps и Eqn013.eps
Время задержки каскада Tstagе в основном определяется зарядом емкости нагрузки каскада С и рабочим током включенных транзисторов, задающих ток:
Eqn014.eps.
Поскольку рабочий ток каждого транзистора пропорционален ширине его канала W, задержка каскада обратно пропорциональна суммарной ширине каналов m открытых токозадающих транзисторов:
Eqn015.eps.
Таким образом, варьируя количество включенных токовых транзисторов, можно в широком диапазоне регулировать задержку каждого каскада. При этом, для того чтобы получить возможно меньшее значение минимальной задержки каскада, суммарная величина ширины каналов всех открытых токозадающих транзисторов должна быть много больше ширины канала соответствующего переключающегося транзистора:
Eqn016.eps.
На практике это требование с точностью 1–2 % выполняется при Bw = 8–10.
Ширина канала каждого из токозадающих транзисторов подобрана таким образом, чтобы обеспечить одинаковое изменение задержки каскада при включении каждого следующего транзистoра. Это позволяет управлять задержкой каскада в термометрическом коде с помощью n-разрядного регистра сдвига, включенного в цифровой контур регулирования DLL, как это показано на рис. 6. С целью обеспечения стабильности задержек и эквидистантности сигналов выходных фаз линии, каждая секция состоит из двух последовательно включенных каскадов с идентичным управлением.
Фазовый интерполятор
Ограничение на минимальную задержку секции управляемой линии задержки принципиально ограничивает количество секций линии и, соответственно, дискретность синтеза выходной частоты. Для увеличения общего числа фаз между выходами смежных секций линии задержки дополнительно установлены фазовые интерполяторы типа «один-в-два», которые позволяют получить одну дополнительную фазуEqn017.eps между двумя соседними входными фазами линии задержкиEqn018.epsиEqn019.eps. На рис. 7 приведена используемая в синтезаторе схема интерполятора данного вида.
Входные инверторы 1–4 выполняют функции развязки выходов секций линии задержки от сильно нагруженных узлов a и b и тем самым минимизируют задержку секции DLL. Инверторы 5–9 выравнивают задержки и фазы сигналов Eqn020.eps, Eqn021.eps и Eqn022.eps. Собственно, интерполяция сигналов Eqn023.eps и Eqn024.eps осуществляется в точке объединения выходов двух инверторов 10 и 11. Ширина каналов транзисторов этих инверторов выбирается таким образом, чтобы выходная фаза Eqn025.eps располагалась в середине между выходными фазами Eqn026.eps и Eqn027.eps. При этом для каждого типа транзисторов в инверторах 10 и 11 должно соблюдаться условие:
Eqn028.eps
где wi — ширина канала транзисторов в инверторах 5 и 6, a — масштабирующий коэффициент.
Теоретическая величина коэффициента а находится в диапазоне 0,35–0,45; однако точное значение подбирается экспериментально в процессе моделирования схемы и должно обеспечивать минимальные отклонения положения интерполированного сигнала от среднего значения во всем диапазоне работы схемы. Для стабилизации положения интерполированного сигнала в схеме использован ряд дополнительных мер. В частности, инверторы 5 и 6 выполнены каждый из двух параллельно включенных инверторов аналогичных интерполяционным инверторам 10 и 11, а в узлы a и b введены дополнительные емкости, за счет подключения к ним балластных схемных элементов.
Формирователь выходного сигнала
Структурная схема формирователя выходного сигнала приведена на рис. 8. Она состоит из последовательно включенных формирователей коротких импульсов, селектора импульсов, схемы сборки выбранных импульсов по ИЛИ и выходного делителя частоты на два.
Формирователь коротких импульсов состоит из Nph идентичных схем, состоящих из фазовращателя на инверторе и схемы вырезки на вентиле 2И-НЕ. Передний фронт выходного импульса Pi формируется из рабочего (переднего) фронта сигнала каждой фазы Phi, задний фронт формируется из инвертированного рабочего фронта одной из последующих фаз Phi+j. Длительность сформированного таким образом импульса должна удовлетворять противоречивым требованиям. С одной стороны, она должна быть достаточно большой для обеспечения надежной работы последующих элементов схемы формирователя. С другой стороны, число импульсов, которое укладывается в период опорного сигнала (с учетом обеспечения минимальной паузы между соседними импульсами равной длительности импульса), ограничивает максимальную величину коэффициента умножения частоты. В рассматриваемом синтезаторе j = 4, что при общем количестве фаз Nph = 32 позволяет уложить 4 равноотстоящих импульса на интервале одного периода входного сигнала, тем самым ограничивая коэффициент умножения величиной 2.
С целью стабилизации длительности импульса вентиль 2И-НЕ, как показано на рис. 9, выполнен на 6 транзисторах и имеет одинаковую задержку по обоим входам.
Селектор импульсов в каждом такте входного синхросигнала выбирает импульсы фаз согласно управляющему коду алгоритмического генератора. Далее выбранные импульсы собираются на тактовом входе триггера — делителя частоты с помощью 32-входовой схемы ИЛИ, которая выполнена на базе аналогичных вентилей 2И-НЕ.
РЕЗУЛЬТАТЫ
На рис. 10 представлена топология синтезатора, реализованного на технологии 28 нм для микропроцессоров семейства «Эльбрус».
Разработанный синтезатор в диапазоне температуры от −40 до 125 °С и напряжения питания 0,9 В ±10 % при занимаемой площади 127 × 132 мкм обладает следующими функциональными, электрическими и эксплуатационными параметрами:
диапазон частоты опорного синхросигнала от 0,8 ГГц до 1,4 ГГц;
скважность опорного синхросигнала от 25 % до 75 %;
количество независимых каналов выходных синхросигналов — 4;
диапазон частоты в каждом выходном канале Fout = Fref · (32/N), где N = 16, 18, 20, …, 64;
номинальная скважность выходных синхросигналов 50 %;
погрешность периода выходных синхросигналов ±10пс;
потребляемая мощность (при Fref = 1 ГГц): 17 мВт.
ВЫВОДЫ
Разработанный синтезатор позволяет варьировать рабочую частоту синхронизации в широких пределах без прерывания вычислительного процесса. Это позволяет реализовать в микропроцессоре функцию адаптивного управления частотой в реальном масштабе времени в зависимости от условий эксплуатации и от вычислительной загрузки отдельных устройств.
ЛИТЕРАТУРА
1. Chandracasan A., Bowhill William J., Fox F. Design of High-Performance Microprocessor Circuits. New York: The Institute of Electrical and Electronics Engineers, 2001.
2. Barrett C. Fractional/Integer-N PLL Basics. Texas Instruments, August 1999.
3. Старилов М. В. Цифровой генератор тактовых частот с ФАПЧ для применения в составе СнК. Международный форум «Микроэлектроника-2016». — Москва: Техносфера, 2016.
4. Chien G., Gray P. R. A 900-MHz Local Oscillator Using a DLL-Based Frequency Multiplier Technique for PCS Applications. IEEE Journal of Solid-State Circuits, Vol. 35, № 12, December, 2000.
5. Cheng J. A Delay-Locked Loop for Multiple Clock Phases/Delays Generation. Georgia Institute of Technology, 2005.
6. Bruno W. Garlepp, Kevin S. Donnely. A Portable Digital DLL for High-Speed CMOS Interface Circuits. IEEE Journal of Solid-state Circuits, Vol. 34, № 5, December, 1999.
7. Kawamoto T., Ueda K., Noto T. 480GHz 10-Tap Clock Generator Using Edge-Combiner DLL for USB 2.0 Applications. Journal of Electrical and Computer Engineering, 2012.
Отзывы читателей
