eng
Выпуск #9/2018
Сивченко Александр Сергеевич, Кузнецов Евгений Васильевич
Определение основных параметров надежности КМОП процесса полупроводниковой фабрики
Определение основных параметров надежности КМОП процесса полупроводниковой фабрики
Просмотры: 2527
В данной работе предложен подход по оценке надежности технологии КМОП ИС. Для этого разработаны методики исследований, автоматизированные программы измерений на их основе и тестовые структуры. Данные методики позволяют проводить исследования по оценке качества подзатворного диэлектрика МОП транзисторов, их стойкости к воздействию горячих носителей и изменению параметров под воздействием высокой температуры при отрицательном напряжении, а также определять надежность шин металлизации и переходных окон к электромиграции. Разработанные методики прошли апробацию на тестовых структурах, изготовленных по технологии 65 нм. Предложенный подход может быть использован на фабриках по производству КМОП ИС для контроля качества технологических процессов, от которых зависят основные характеристики надежности КМОП ИС, а также дизайн-центрами для оценки надежности технологии полупроводниковой фабрики.
УДК 621.3.049 .77
DOI: 10.22184/1993-8578.2018.82.257.263
УДК 621.3.049 .77
DOI: 10.22184/1993-8578.2018.82.257.263
Теги: defectiveness fault hot carriers ic metallization mos transistor reliability test structures горячие носители дефектность металлизация ис моп транзистор надежность отказ тестовые структуры
ВВЕДЕНИЕ
В настоящее время основной тенденцией увеличения производительности и расширения функционала ИС является непрерывное уменьшение топологических размеров. Однако вместе с этим, вопросы надежности выпускаемых схем становятся все более актуальными, так как уменьшение размеров приводит к проявлению новых физических механизмов отказа.
Разработка современных и конкурентоспособных ИС требует применения все меньших проектных норм, однако фабрик по выпуску глубоко субмикронных ИС в России пока нет. В связи с этим, многие дизайн-центры, для производства высокопроизводительных ИС, вынуждены разрабатывать схемы по правилам проектирования зарубежной полупроводниковой фабрики, обладающей такой технологией, и в дальнейшем размещать заказы на изготовление ИС у нее. Таким образом, на схемотехническом уровне вопросы надежности и качества ИС полностью определяются теми решениями, которые выбраны дизайн-центром, однако технологическая надежность конструкции ИС целиком зависит от качества процессов и технологии той фабрики, на которой она изготовлена.
Как правило, вопросы качества технологических процессов, уровни дефектностей по тем или иным процессам являются закрытой информацией фабрики и доступ к ней ограничен. Получая ИС, изготовленную на зарубежной фабрике, нельзя быть полностью уверенным, что уровни надежности ИС, определяемые технологией и гарантированные фабрикой в правилах проектирования, будут выполнены на данной конкретной ИС, так как всегда существует технологическая флуктуация процессов и технологии. Поэтому введение дополнительного контроля технологической надежности техпроцессов и технологий, по которым изготовлена ИС, является весьма актуальной задачей, особенно для микросхем специального и космического назначения, где вопросы качества и надежности приобретают первостепенное значение.
Осуществлять такого рода контроль нами предлагается на основе методологии мониторинга контроля качества технологических процессов, с помощью тестирования надежности на уровне пластины — Wafer Level Reliability (WLR). Это один из инструментов контроля качества технологических процессов, включающий в себя специально разработанные тестовые структуры и методики их контроля. При этом оценка качества технологии изготовления ИС и ее показатели долгосрочной надежности определяются с использованием ускоренных испытаний специально разработанных тестовых структур по разработанным методикам контроля.
Основные отказы, определяющие надежность КМОП ИС, можно разделить на следующие:
пробой подзатворного диэлектрика, вызванный высокой напряженностью электрического поля в нем (TDDB)
изменение параметров транзисторов, вызванное инжекцией горячих носителей в подзатворный диэлектрик (HCI)
изменение параметров транзисторов при отрицательном смещении и высокой температуре (NBTI)
отказы проводящих шин и переходных окон, вызванные электромиграцией (массоперенос под действием электрических и термомеханических сил) (EM)
Для оценки указанных выше отказов, на основе стандарта Jedec [1] нами разработаны специальные методики исследований. Для реализации методик на языке VEE Pro 9.0 написаны автоматизированные программы измерений и обработки данных. Программы предназначены для проведения автоматизированных измерений тестовых структур в составе пластин с помощью параметрического измерителя Agilent B1500 и полуавтоматической зондовой станции SUSS PA300. Все программы имеют пользовательский интерактивный графический интерфейс и представляют собой автоматизированную высокоскоростную систему измерения и обработки полученных результатов в режиме реального времени.
Для апробации методик по технологии 65 [нм] нами разработаны и изготовлены тестовые структуры. Они позволяют выявить зависимость времени наработки до отказа от правил проектирования и в дальнейшем, проводя изменение топологии рабочих структур, увеличивать надежность к исследуемым механизмам отказа.
МЕТОДИКА ОЦЕНКИ КАЧЕСТВА ПОДЗАТВОРНОГО ДИЭЛЕКТРИКА
Применение WLR-подхода по контролю дефектности подзатворного диэлектрика основывается на методах времязависимого пробоя диэлектрика TDDB (Time Depend Dielectric Breakdown). Во всех TDDB-методах в процессе тестирования диэлектрик подвергается высокому воздействию тока или напряжения, которое в конечном итоге приводит к его пробою и потере им диэлектрических свойств.
При приложении высокого значения тока или напряжения в подзатворном диэлектрике происходит протекание туннельного тока Фаулера – Нордгейма, под действием которого в диэлектрике происходит генерация дефектов. Такие дефекты называют внутренними. Достигнув критической плотности в диэлектрике, они приводят к формированию проводящего пути в нем и его пробою, который определяется как резкое падение напряжения в структуре. Наряду с генерированной дефектностью, за счет приложенного поля в диэлектрике могут существовать дефекты привнесенные в него в процессе производства: загрязнения, механические напряжения, вакансии. Такие дефекты называются внешними. При приложении поля к диэлектрику с такими дефектами проводящий путь в нем формируется быстрее, и пробой диэлектрика происходит при более низких значениях напряжения. Плотность внешних дефектов напрямую связана с условиями производства и при производстве высококачественных ИС должна иметь как можно более низкие значения.
Основные TDDB-методы рассмотрены в работе [2]. В качестве основы для разработки собственной методики и автоматизированной программы измерений нами выбран метод по воздействию на структуру экспоненциально возрастающим током. Методика и алгоритм измерения более подробно представлены в работе [2]. На рис. 1 представлен эскиз топологии тестовой структуры, для контроля качества и надежности подзатворного диэлектрика. Набор тестовых структур с разными значениями периметров по границе изоляции Li и диффузии Ld позволяет разделить дефектность по границам и площади.
В табл. 1 представлен результат измерения выборки структур с толщиной диэлектрика 5 [нм] и площадью подзатворного диэлектрика S = 1000 [мкм2]. Структуры отличаются между собой типом подложки и периметрами по границе изоляции — Pi = Li1 + Li2 и области диффузии — Pd = Ld1 + Ld2. В качестве контролируемых параметров были выбраны: Ileak — ток утечки при Vdd/10, Ileak — ток утечки при Vdd, Vbd — напряжение пробоя, Ebd — напряженность поля пробоя, Ibd — ток пробоя, Qbd — заряд, накопленный до момента пробоя.
На основе измеренных данных можно оценить время наработки до отказа КМОП ИС. Предположим, что суммарная площадь подзатворного диэлектрика выпускаемой КМОП ИС равна A = 0.0726 [см2], а значение тока утечки схемы 1 [нА]. С учетом того, что одиночный КМОП вентиль представляет собой 2 транзистора nМОП и pМОП типа, результирующий заряд пробоя Qbd берется как наименьшее значение Qbd для каждого типа структур (попарное сравнение nМОП–S1n и pМОП–S2p). Оценка времени наработки до отказа КМОП ИС с учетом разного типа структур представлена в табл. 2.
Анализ результатов показывает, что время наработки до отказа КМОП ИС с транзисторами, выполненными на основе тестовых структур S3n, больше, чем на основе других тестовых структур. Таким образом, при разработке КМОП ИС с использованием транзисторов заданной площади, для увеличения времени наработки до отказа, рекомендуется проектирование транзисторов с учетом увеличения границ по изоляции. Расчет дефектности подзатворного диэлектрика проводится на основе функции распределения F(Qbd) и более подробно рассмотрен [2].
МЕТОДИКА ОЦЕНКИ СТОЙКОСТИ ТРАНЗИСТОРОВ К ДЕГРАДАЦИИ ПАРАМЕТРОВ ПОД ВОЗДЕЙСТВИЕМ ГОРЯЧИХ НОСИТЕЛЕЙ
Деградация параметров nМОП и pМОП транзисторов под действием горячей инжекции носителей (HCI) является важной проблемой в надежности современных ИС. В результате увеличения функциональности ИС за счет масштабирования происходит непрерывное снижение длины канала в транзисторах, что приводит к возникновению больших электрических полей в нем и возникновению горячих носителей в канале вблизи области стока. Электрическое поле разгоняет носители в канале транзистора до высокой эффективной температуры, и такие носители называют горячими. Они передают свою энергию решетки, в результате чего разрушается связь Si-SiO2, а также они могут быть захвачены на ловушках в SiO2. Захват носителей или разрыв связей меняет заряд диэлектрика и создает поверхностные ловушки в SiO2, что влечет за собой изменение подвижности носителей в канале транзистора и изменение эффективного потенциала в канале. Данные изменения в транзисторе критически сказываются на его производительности и ухудшают его основные характеристики, такие как крутизна, пороговое напряжение, ток стока и другие. Скорость изменения каждого параметра зависит от топологических особенностей транзистора и технологических особенностей его изготовления.
Для выполнения эффективной оценки транзисторов на стойкость к деградации под действием горячих носителей ее необходимо выполнять как на nМОП, так и на pМОП транзисторах. Параметры исследуемых транзисторов представлены в табл. 3. На рис. 2–5 представлены измеренные зависимости Id(Vgs) и Id(Vds) для транзисторов ядра и ввода-вывода, выполненные на двух типах подложек, до и после деградации под действием горячих носителей.
На основе измеренных данных, используя модель ускорения напряжением сток-исток
Eqn000.eps,
где t0 и B — параметры модели, VdsST стрессовое напряжение сток исток [1, 3], можно провести расчет времени для 10 % деградации параметров транзисторов при нормальных условиях эксплуатации под действием горячих носителей. В этой модели вероятность достижения носителями энергии, способной привести к деградации параметров, напрямую зависит от напряженности бокового электрического поля. Расчет времени для 10 % деградации порогового напряжения — Vt транзистора ввода-вывода и транзистора ядра ИС с использованием модели ускорения напряжением сток-исток при нормальных условиях эксплуатации представлен в табл. 4.
Анализ результатов показывает, что стойкость транзисторов nМОП(core) к деградации параметров под действием горячих носителей почти в 2 раза ниже по сравнению с транзисторами nMOП(in-out). Транзисторы pMOП(core) и pMOП(in-out) обладают существенной стойкостью к деградации параметров относительно таких же, но выполненных на n подложке.
МЕТОДИКА ОЦЕНКИ СТОЙКОСТИ PМОП ТРАНЗИСТОРОВ К ДЕГРАДАЦИИ ПАРАМЕТРОВ ПРИ ОТРИЦАТЕЛЬНОМ СМЕЩЕНИИ И ВЫСОКОЙ ТЕМПЕРАТУРЕ
Деградация параметров транзисторов при воздействии отрицательного напряжения и высокой температуры — NBTI (Negative Bias Temperature Instabilities) проявляется в р-канальных МОП-транзисторах с течением времени и является важной задачей в обеспечении надежности современных субмикронных микросхем. Физическая природа повреждения транзистора при NBTI не полностью изучена, однако считается, что деградация возникает вследствие взаимодействия между дырками в канале проводимости pМОП и соединениями кремния на границе раздела Si–SiO2 с последующим образованием на границе раздела отрицательного заряда и положительного фиксированного заряда в диэлектрике. Эта деградация происходит в результате воздействия «холодных» дырок, что отличает ее от механизма деградации, обусловленной горячими носителями, который проявляется при высоком Vgs и Vds, вызывающих ударную ионизацию с образованием «горячих» дырок.
Генерация поверхностных состояний и формирование положительного фиксированного заряда зависят от технологического процесса создания подзатворного диэлектрика, а взаимодействия между дырками в канале проводимости зависят от напряженности вертикального электрического поля и температуры канала. По этой причине для проведения испытаний необходимы структуры с минимальной толщиной подзатворного диэлектрика, которую может обеспечить применяемая технология.
Генерация поверхностных состояний и образование положительного фиксированного заряда в диэлектрике приводят к существенному изменению параметров pМОП, в частности, увеличивается пороговое напряжение. Именно пороговое напряжение часто используется для оценки деградации параметров pМОП. Данный механизм деградации находится в строгой зависимости от температуры и может существенно повлиять на надежность МОП схем, особенно аналоговых блоков, где соответствующие уходы параметров могут иметь критические последствия.
Исследования проводятся на pМОП транзисторах. Параметры транзисторов представлены в табл. 3. На рис. 2 и 3 представлены измеренные зависимости Id(Vgs) и Id(Vds) для транзисторов ядра и ввода-вывода, до и после деградации при отрицательном смещении и высокой температуре.
Установлено, что в результате деградации pМОП транзисторов при отрицательном смещении напряжения, происходит увеличение значения порогового напряжения, уменьшение крутизны транзистора, а также уменьшение значения тока насыщения и тока в линейной области. Наибольшей скоростью деградации обладает пороговое напряжение, а наименьшей — токи насыщения и токи в линейной области. Деградация параметров транзистора с более низкой толщиной подзатворного диэлектрика происходит быстрее.
МЕТОДИКА ОЦЕНКИ СТОЙКОСТИ ПРОВОДЯЩИХ ШИН И ПЕРЕХОДНЫХ ОКОН К ЭЛЕКТРОМИГРАЦИИ (EM)
Главным механизмом физического отказа в системе металлизации является электромиграция. Отказ под действием электромиграции зависит как от макроструктурных факторов (использованные материалы, структура металлических слоев, их геометрия и последовательность), так и от микроструктурных факторов (размер зерна металла и его распределение, кристаллографическая ориентация зерна, плотности дислокаций, а также количество и качество границ раздела слоев).
Основные методы испытаний на стойкость к электромиграции рассмотрены в работе [9]. В качестве основы для разработки методики и автоматизированной программы измерений нами был выбран метод испытаний на стойкость к электромиграции на основе изотермического теста [10]. Основным преимуществом данного метода является быстрое получение параметров модели электромиграции и хорошая корреляция полученных данных с более долгими классическими алгоритмами контроля. Методика и алгоритм измерения более подробно представлены в работах [9–10].
С помощью разработанной методики проведены измерения на стойкость к электромиграции проводящих шин тестовых структур, выполнены с минимальными проектными нормами в 1-м и 2-м металлах (M1 и M2). Тестовые структуры расположены в тестовом кристалле, представляют собой длинные шины металла и служат для проверки отказов в виде разрыва или закоротки металлизации.
Анализ полученных результатов предполагает, что время наработки до отказа тестовой линии во время ускоренных испытаний может быть смоделировано уравнением Блэка [11]:
Eqn001.eps
где J [A/см2] — плотность тока в металлической линии, n — параметр модели для плотности тока, Ea [эВ] — энергия активации процесса электромиграции, T [K] — температура тестовой линии, A — константа, k [эВ/K] — константа Больцмана. Значения рассчитанных параметров в уравнении Блэка для тестовых структур М1 и М2 приведены в табл. 5.
C учетом найденных параметров, на рис. 8 представлена рассчитанная зависимость времени наработки до отказа для шины первого и второго уровня металла от плотности тока при температуре 125 [°C].
ЗАКЛЮЧЕНИЕ
Контроль качества технологического КМОП процесса нами предлагается проводить на основе методологии тестирования надежности на уровне пластины — Wafer Level Reliability (WLR). Для этого разработаны тестовые структуры, методики контроля и автоматизированные программы измерений на их основе. Размещая тестовые структуры совместно с рабочими ИС в составе пластины, можно проводить контроль и аттестацию технологических процессов тех фабрик, на которых изготовлены рабочие ИС. Данные, полученные в ходе контроля, позволяют оценить, какая из фабрик обеспечивает большую надежность ИС к физическим механизмам отказов, с точки зрения применяемой технологии. Кроме того, анализ характеристик, полученных в результате измерений, в зависимости от топологии элементов тестовых структур, позволяет подобрать оптимальную конструкцию элементов рабочей ИС, увеличить ее время наработки до отказа. Также подобного рода контроль позволяет обнаружить и так называемые «аппаратные закладки» — злонамеренное изменение технологического маршрута, состава или параметров технологических слоев и материалов, с целью снижения надежности ИС. Данные изменения невозможно определить в ходе функционального тестирования, однако при этом долгосрочная надежность ИС может быть многократно уменьшена.
Работа выполнена с использованием оборудования ЦКП «Функциональный контроль и диагностика микро- и наносистемной техники» на базе НПК «Технологический центр», при финансовой поддержке Минобрнауки России (Соглашение № 14.580.21.0005, уникальный идентификатор RFMEFI58015X0005).
ЛИТЕРАТУРА
1. Jedec Standard JP001.01 “Foundry Process Qualification Guidelines”, May 2004.
2. Сивченко А. С. Методика определения дефектности подзатворного диэлектрика с использованием ускоренных испытаний тестовых структур // Изв. вузов. Электроника. — 2015. — № 3 (Т. 20). — С. 304–312.
3. Jedec JESD28-A, Procedure for Measuring N-Channel MOSFET Hot-Carrier-Induced Degradation Under DC Stress.
4. Jedec JESD60-A, Procedure for Measuring P-Channel MOSFET Hot-carrier-Induced Degradation Under DC Stress.
5. Jedec JESD28-1N-Channel MOSFET Hot Carrier Data Analysis.
6. Takeda E., Yang C. Y., and Miura-Hamada A., Hot-Carrier Effects in MOS Devices, ch. 2, pp. 49–58. Academic Press, 1995.
7. Jedec JESD90, Procedure for Measuring P-Channel MOSFET Negative Bias Temperature Instabilities.
8. Haggag A. et al. “Realistic Projection of Product Fails From NBTI and TDDB”, IEEE International Reliability Physics Symposium, pp. 541–544, 2006.
9. Сивченко А. С. Методики анализа электромиграции проводящих шин с помощью ускоренных измерений тестовых структур в составе пластин // Проблемы разработки перспективных микро-и наноэлектронных систем — 2016. Сборник трудов / Под общ. ред. академика РАН А.Л. Стемпковского. — М.: ИППМ РАН, 2016. Часть 4. — С. 43–50.
10. Jedec Standard JESD 61A.01 “Isothermal Electromigration Test Procedure” October 2007.
11. Jedec Standard JESD 63 “Standard Method for Calculating the Electromigration Model Parameters for Current Density and Temperature” August 2003.
В настоящее время основной тенденцией увеличения производительности и расширения функционала ИС является непрерывное уменьшение топологических размеров. Однако вместе с этим, вопросы надежности выпускаемых схем становятся все более актуальными, так как уменьшение размеров приводит к проявлению новых физических механизмов отказа.
Разработка современных и конкурентоспособных ИС требует применения все меньших проектных норм, однако фабрик по выпуску глубоко субмикронных ИС в России пока нет. В связи с этим, многие дизайн-центры, для производства высокопроизводительных ИС, вынуждены разрабатывать схемы по правилам проектирования зарубежной полупроводниковой фабрики, обладающей такой технологией, и в дальнейшем размещать заказы на изготовление ИС у нее. Таким образом, на схемотехническом уровне вопросы надежности и качества ИС полностью определяются теми решениями, которые выбраны дизайн-центром, однако технологическая надежность конструкции ИС целиком зависит от качества процессов и технологии той фабрики, на которой она изготовлена.
Как правило, вопросы качества технологических процессов, уровни дефектностей по тем или иным процессам являются закрытой информацией фабрики и доступ к ней ограничен. Получая ИС, изготовленную на зарубежной фабрике, нельзя быть полностью уверенным, что уровни надежности ИС, определяемые технологией и гарантированные фабрикой в правилах проектирования, будут выполнены на данной конкретной ИС, так как всегда существует технологическая флуктуация процессов и технологии. Поэтому введение дополнительного контроля технологической надежности техпроцессов и технологий, по которым изготовлена ИС, является весьма актуальной задачей, особенно для микросхем специального и космического назначения, где вопросы качества и надежности приобретают первостепенное значение.
Осуществлять такого рода контроль нами предлагается на основе методологии мониторинга контроля качества технологических процессов, с помощью тестирования надежности на уровне пластины — Wafer Level Reliability (WLR). Это один из инструментов контроля качества технологических процессов, включающий в себя специально разработанные тестовые структуры и методики их контроля. При этом оценка качества технологии изготовления ИС и ее показатели долгосрочной надежности определяются с использованием ускоренных испытаний специально разработанных тестовых структур по разработанным методикам контроля.
Основные отказы, определяющие надежность КМОП ИС, можно разделить на следующие:
пробой подзатворного диэлектрика, вызванный высокой напряженностью электрического поля в нем (TDDB)
изменение параметров транзисторов, вызванное инжекцией горячих носителей в подзатворный диэлектрик (HCI)
изменение параметров транзисторов при отрицательном смещении и высокой температуре (NBTI)
отказы проводящих шин и переходных окон, вызванные электромиграцией (массоперенос под действием электрических и термомеханических сил) (EM)
Для оценки указанных выше отказов, на основе стандарта Jedec [1] нами разработаны специальные методики исследований. Для реализации методик на языке VEE Pro 9.0 написаны автоматизированные программы измерений и обработки данных. Программы предназначены для проведения автоматизированных измерений тестовых структур в составе пластин с помощью параметрического измерителя Agilent B1500 и полуавтоматической зондовой станции SUSS PA300. Все программы имеют пользовательский интерактивный графический интерфейс и представляют собой автоматизированную высокоскоростную систему измерения и обработки полученных результатов в режиме реального времени.
Для апробации методик по технологии 65 [нм] нами разработаны и изготовлены тестовые структуры. Они позволяют выявить зависимость времени наработки до отказа от правил проектирования и в дальнейшем, проводя изменение топологии рабочих структур, увеличивать надежность к исследуемым механизмам отказа.
МЕТОДИКА ОЦЕНКИ КАЧЕСТВА ПОДЗАТВОРНОГО ДИЭЛЕКТРИКА
Применение WLR-подхода по контролю дефектности подзатворного диэлектрика основывается на методах времязависимого пробоя диэлектрика TDDB (Time Depend Dielectric Breakdown). Во всех TDDB-методах в процессе тестирования диэлектрик подвергается высокому воздействию тока или напряжения, которое в конечном итоге приводит к его пробою и потере им диэлектрических свойств.
При приложении высокого значения тока или напряжения в подзатворном диэлектрике происходит протекание туннельного тока Фаулера – Нордгейма, под действием которого в диэлектрике происходит генерация дефектов. Такие дефекты называют внутренними. Достигнув критической плотности в диэлектрике, они приводят к формированию проводящего пути в нем и его пробою, который определяется как резкое падение напряжения в структуре. Наряду с генерированной дефектностью, за счет приложенного поля в диэлектрике могут существовать дефекты привнесенные в него в процессе производства: загрязнения, механические напряжения, вакансии. Такие дефекты называются внешними. При приложении поля к диэлектрику с такими дефектами проводящий путь в нем формируется быстрее, и пробой диэлектрика происходит при более низких значениях напряжения. Плотность внешних дефектов напрямую связана с условиями производства и при производстве высококачественных ИС должна иметь как можно более низкие значения.
Основные TDDB-методы рассмотрены в работе [2]. В качестве основы для разработки собственной методики и автоматизированной программы измерений нами выбран метод по воздействию на структуру экспоненциально возрастающим током. Методика и алгоритм измерения более подробно представлены в работе [2]. На рис. 1 представлен эскиз топологии тестовой структуры, для контроля качества и надежности подзатворного диэлектрика. Набор тестовых структур с разными значениями периметров по границе изоляции Li и диффузии Ld позволяет разделить дефектность по границам и площади.
В табл. 1 представлен результат измерения выборки структур с толщиной диэлектрика 5 [нм] и площадью подзатворного диэлектрика S = 1000 [мкм2]. Структуры отличаются между собой типом подложки и периметрами по границе изоляции — Pi = Li1 + Li2 и области диффузии — Pd = Ld1 + Ld2. В качестве контролируемых параметров были выбраны: Ileak — ток утечки при Vdd/10, Ileak — ток утечки при Vdd, Vbd — напряжение пробоя, Ebd — напряженность поля пробоя, Ibd — ток пробоя, Qbd — заряд, накопленный до момента пробоя.
На основе измеренных данных можно оценить время наработки до отказа КМОП ИС. Предположим, что суммарная площадь подзатворного диэлектрика выпускаемой КМОП ИС равна A = 0.0726 [см2], а значение тока утечки схемы 1 [нА]. С учетом того, что одиночный КМОП вентиль представляет собой 2 транзистора nМОП и pМОП типа, результирующий заряд пробоя Qbd берется как наименьшее значение Qbd для каждого типа структур (попарное сравнение nМОП–S1n и pМОП–S2p). Оценка времени наработки до отказа КМОП ИС с учетом разного типа структур представлена в табл. 2.
Анализ результатов показывает, что время наработки до отказа КМОП ИС с транзисторами, выполненными на основе тестовых структур S3n, больше, чем на основе других тестовых структур. Таким образом, при разработке КМОП ИС с использованием транзисторов заданной площади, для увеличения времени наработки до отказа, рекомендуется проектирование транзисторов с учетом увеличения границ по изоляции. Расчет дефектности подзатворного диэлектрика проводится на основе функции распределения F(Qbd) и более подробно рассмотрен [2].
МЕТОДИКА ОЦЕНКИ СТОЙКОСТИ ТРАНЗИСТОРОВ К ДЕГРАДАЦИИ ПАРАМЕТРОВ ПОД ВОЗДЕЙСТВИЕМ ГОРЯЧИХ НОСИТЕЛЕЙ
Деградация параметров nМОП и pМОП транзисторов под действием горячей инжекции носителей (HCI) является важной проблемой в надежности современных ИС. В результате увеличения функциональности ИС за счет масштабирования происходит непрерывное снижение длины канала в транзисторах, что приводит к возникновению больших электрических полей в нем и возникновению горячих носителей в канале вблизи области стока. Электрическое поле разгоняет носители в канале транзистора до высокой эффективной температуры, и такие носители называют горячими. Они передают свою энергию решетки, в результате чего разрушается связь Si-SiO2, а также они могут быть захвачены на ловушках в SiO2. Захват носителей или разрыв связей меняет заряд диэлектрика и создает поверхностные ловушки в SiO2, что влечет за собой изменение подвижности носителей в канале транзистора и изменение эффективного потенциала в канале. Данные изменения в транзисторе критически сказываются на его производительности и ухудшают его основные характеристики, такие как крутизна, пороговое напряжение, ток стока и другие. Скорость изменения каждого параметра зависит от топологических особенностей транзистора и технологических особенностей его изготовления.
Для выполнения эффективной оценки транзисторов на стойкость к деградации под действием горячих носителей ее необходимо выполнять как на nМОП, так и на pМОП транзисторах. Параметры исследуемых транзисторов представлены в табл. 3. На рис. 2–5 представлены измеренные зависимости Id(Vgs) и Id(Vds) для транзисторов ядра и ввода-вывода, выполненные на двух типах подложек, до и после деградации под действием горячих носителей.
На основе измеренных данных, используя модель ускорения напряжением сток-исток
Eqn000.eps,
где t0 и B — параметры модели, VdsST стрессовое напряжение сток исток [1, 3], можно провести расчет времени для 10 % деградации параметров транзисторов при нормальных условиях эксплуатации под действием горячих носителей. В этой модели вероятность достижения носителями энергии, способной привести к деградации параметров, напрямую зависит от напряженности бокового электрического поля. Расчет времени для 10 % деградации порогового напряжения — Vt транзистора ввода-вывода и транзистора ядра ИС с использованием модели ускорения напряжением сток-исток при нормальных условиях эксплуатации представлен в табл. 4.
Анализ результатов показывает, что стойкость транзисторов nМОП(core) к деградации параметров под действием горячих носителей почти в 2 раза ниже по сравнению с транзисторами nMOП(in-out). Транзисторы pMOП(core) и pMOП(in-out) обладают существенной стойкостью к деградации параметров относительно таких же, но выполненных на n подложке.
МЕТОДИКА ОЦЕНКИ СТОЙКОСТИ PМОП ТРАНЗИСТОРОВ К ДЕГРАДАЦИИ ПАРАМЕТРОВ ПРИ ОТРИЦАТЕЛЬНОМ СМЕЩЕНИИ И ВЫСОКОЙ ТЕМПЕРАТУРЕ
Деградация параметров транзисторов при воздействии отрицательного напряжения и высокой температуры — NBTI (Negative Bias Temperature Instabilities) проявляется в р-канальных МОП-транзисторах с течением времени и является важной задачей в обеспечении надежности современных субмикронных микросхем. Физическая природа повреждения транзистора при NBTI не полностью изучена, однако считается, что деградация возникает вследствие взаимодействия между дырками в канале проводимости pМОП и соединениями кремния на границе раздела Si–SiO2 с последующим образованием на границе раздела отрицательного заряда и положительного фиксированного заряда в диэлектрике. Эта деградация происходит в результате воздействия «холодных» дырок, что отличает ее от механизма деградации, обусловленной горячими носителями, который проявляется при высоком Vgs и Vds, вызывающих ударную ионизацию с образованием «горячих» дырок.
Генерация поверхностных состояний и формирование положительного фиксированного заряда зависят от технологического процесса создания подзатворного диэлектрика, а взаимодействия между дырками в канале проводимости зависят от напряженности вертикального электрического поля и температуры канала. По этой причине для проведения испытаний необходимы структуры с минимальной толщиной подзатворного диэлектрика, которую может обеспечить применяемая технология.
Генерация поверхностных состояний и образование положительного фиксированного заряда в диэлектрике приводят к существенному изменению параметров pМОП, в частности, увеличивается пороговое напряжение. Именно пороговое напряжение часто используется для оценки деградации параметров pМОП. Данный механизм деградации находится в строгой зависимости от температуры и может существенно повлиять на надежность МОП схем, особенно аналоговых блоков, где соответствующие уходы параметров могут иметь критические последствия.
Исследования проводятся на pМОП транзисторах. Параметры транзисторов представлены в табл. 3. На рис. 2 и 3 представлены измеренные зависимости Id(Vgs) и Id(Vds) для транзисторов ядра и ввода-вывода, до и после деградации при отрицательном смещении и высокой температуре.
Установлено, что в результате деградации pМОП транзисторов при отрицательном смещении напряжения, происходит увеличение значения порогового напряжения, уменьшение крутизны транзистора, а также уменьшение значения тока насыщения и тока в линейной области. Наибольшей скоростью деградации обладает пороговое напряжение, а наименьшей — токи насыщения и токи в линейной области. Деградация параметров транзистора с более низкой толщиной подзатворного диэлектрика происходит быстрее.
МЕТОДИКА ОЦЕНКИ СТОЙКОСТИ ПРОВОДЯЩИХ ШИН И ПЕРЕХОДНЫХ ОКОН К ЭЛЕКТРОМИГРАЦИИ (EM)
Главным механизмом физического отказа в системе металлизации является электромиграция. Отказ под действием электромиграции зависит как от макроструктурных факторов (использованные материалы, структура металлических слоев, их геометрия и последовательность), так и от микроструктурных факторов (размер зерна металла и его распределение, кристаллографическая ориентация зерна, плотности дислокаций, а также количество и качество границ раздела слоев).
Основные методы испытаний на стойкость к электромиграции рассмотрены в работе [9]. В качестве основы для разработки методики и автоматизированной программы измерений нами был выбран метод испытаний на стойкость к электромиграции на основе изотермического теста [10]. Основным преимуществом данного метода является быстрое получение параметров модели электромиграции и хорошая корреляция полученных данных с более долгими классическими алгоритмами контроля. Методика и алгоритм измерения более подробно представлены в работах [9–10].
С помощью разработанной методики проведены измерения на стойкость к электромиграции проводящих шин тестовых структур, выполнены с минимальными проектными нормами в 1-м и 2-м металлах (M1 и M2). Тестовые структуры расположены в тестовом кристалле, представляют собой длинные шины металла и служат для проверки отказов в виде разрыва или закоротки металлизации.
Анализ полученных результатов предполагает, что время наработки до отказа тестовой линии во время ускоренных испытаний может быть смоделировано уравнением Блэка [11]:
Eqn001.eps
где J [A/см2] — плотность тока в металлической линии, n — параметр модели для плотности тока, Ea [эВ] — энергия активации процесса электромиграции, T [K] — температура тестовой линии, A — константа, k [эВ/K] — константа Больцмана. Значения рассчитанных параметров в уравнении Блэка для тестовых структур М1 и М2 приведены в табл. 5.
C учетом найденных параметров, на рис. 8 представлена рассчитанная зависимость времени наработки до отказа для шины первого и второго уровня металла от плотности тока при температуре 125 [°C].
ЗАКЛЮЧЕНИЕ
Контроль качества технологического КМОП процесса нами предлагается проводить на основе методологии тестирования надежности на уровне пластины — Wafer Level Reliability (WLR). Для этого разработаны тестовые структуры, методики контроля и автоматизированные программы измерений на их основе. Размещая тестовые структуры совместно с рабочими ИС в составе пластины, можно проводить контроль и аттестацию технологических процессов тех фабрик, на которых изготовлены рабочие ИС. Данные, полученные в ходе контроля, позволяют оценить, какая из фабрик обеспечивает большую надежность ИС к физическим механизмам отказов, с точки зрения применяемой технологии. Кроме того, анализ характеристик, полученных в результате измерений, в зависимости от топологии элементов тестовых структур, позволяет подобрать оптимальную конструкцию элементов рабочей ИС, увеличить ее время наработки до отказа. Также подобного рода контроль позволяет обнаружить и так называемые «аппаратные закладки» — злонамеренное изменение технологического маршрута, состава или параметров технологических слоев и материалов, с целью снижения надежности ИС. Данные изменения невозможно определить в ходе функционального тестирования, однако при этом долгосрочная надежность ИС может быть многократно уменьшена.
Работа выполнена с использованием оборудования ЦКП «Функциональный контроль и диагностика микро- и наносистемной техники» на базе НПК «Технологический центр», при финансовой поддержке Минобрнауки России (Соглашение № 14.580.21.0005, уникальный идентификатор RFMEFI58015X0005).
ЛИТЕРАТУРА
1. Jedec Standard JP001.01 “Foundry Process Qualification Guidelines”, May 2004.
2. Сивченко А. С. Методика определения дефектности подзатворного диэлектрика с использованием ускоренных испытаний тестовых структур // Изв. вузов. Электроника. — 2015. — № 3 (Т. 20). — С. 304–312.
3. Jedec JESD28-A, Procedure for Measuring N-Channel MOSFET Hot-Carrier-Induced Degradation Under DC Stress.
4. Jedec JESD60-A, Procedure for Measuring P-Channel MOSFET Hot-carrier-Induced Degradation Under DC Stress.
5. Jedec JESD28-1N-Channel MOSFET Hot Carrier Data Analysis.
6. Takeda E., Yang C. Y., and Miura-Hamada A., Hot-Carrier Effects in MOS Devices, ch. 2, pp. 49–58. Academic Press, 1995.
7. Jedec JESD90, Procedure for Measuring P-Channel MOSFET Negative Bias Temperature Instabilities.
8. Haggag A. et al. “Realistic Projection of Product Fails From NBTI and TDDB”, IEEE International Reliability Physics Symposium, pp. 541–544, 2006.
9. Сивченко А. С. Методики анализа электромиграции проводящих шин с помощью ускоренных измерений тестовых структур в составе пластин // Проблемы разработки перспективных микро-и наноэлектронных систем — 2016. Сборник трудов / Под общ. ред. академика РАН А.Л. Стемпковского. — М.: ИППМ РАН, 2016. Часть 4. — С. 43–50.
10. Jedec Standard JESD 61A.01 “Isothermal Electromigration Test Procedure” October 2007.
11. Jedec Standard JESD 63 “Standard Method for Calculating the Electromigration Model Parameters for Current Density and Temperature” August 2003.
Отзывы читателей
