В данной статье предложена методика, позволяющая найти оптимальное положение фазы вспомогательного тактового сигнала приемника. На основе этой методики реализован контроллер и встроен в приемник. Результаты моделирования показали увеличение раскрытия восстановленной глазковой диаграммы на 1,8 % от единичного интервала по горизонтали и на 38 мВ по вертикали для 10 Гб/c потока данных, прошедшего через канал с затуханием −23 дБ на частоте 5 ГГц. Приемник реализован по технологии КМОП 65 нм и работает от номинального напряжения 1 В.

УДК 621.391.31
DOI: 10.22184/1993-8578.2018.82.300.306

sitemap
Наш сайт использует cookies. Продолжая просмотр, вы даёте согласие на обработку персональных данных и соглашаетесь с нашей Политикой Конфиденциальности
Согласен
Поиск:

Вход
Архив журнала
Журналы
Медиаданные
Редакционная политика
Реклама
Авторам
Контакты
TS_pub
technospheramag
technospheramag
ТЕХНОСФЕРА_РИЦ
© 2001-2025
РИЦ Техносфера
Все права защищены
Тел. +7 (495) 234-0110
Оферта

Яндекс.Метрика
R&W
 
ISSN 1993-8578
ISSN 2687-0282 (online)
Книги по нанотехнологиям
 
Вход:

Ваш e-mail:
Пароль:
 
Регистрация
Забыли пароль?
Книги по нанотехнологиям
Под редакцией д.т.н., профессора Мальцева П.П.
Жигачев А.О., Головин Ю.И., Умрихин А.В., Коренков В.В., Тюрин А.И., Родаев В.В., Дьячек Т.А. / Под общей редакцией Ю.И. Головина
Другие серии книг:
Мир материалов и технологий
Библиотека Института стратегий развития
Мир квантовых технологий
Мир математики
Мир физики и техники
Мир биологии и медицины
Мир химии
Мир наук о Земле
Мир электроники
Мир программирования
Мир связи
Мир строительства
Мир цифровой обработки
Мир экономики
Мир дизайна
Мир увлечений
Мир робототехники и мехатроники
Для кофейников
Мир радиоэлектроники
Библиотечка «КВАНТ»
Умный дом
Мировые бренды
Вне серий
Библиотека климатехника
Мир транспорта
Мир фотоники
Мир станкостроения
Мир метрологии
Мир энергетики
Книги, изданные при поддержке РФФИ
Выпуск #9/2018
Ларионов А. В., Буякова О. Н., Сысоева О. В.
Высокоскоростной приемник с адаптивной подстройкой фазы вспомогательного тактового сигнала для каналов с большим коэффициентом затухания
Просмотры: 3461
В данной статье предложена методика, позволяющая найти оптимальное положение фазы вспомогательного тактового сигнала приемника. На основе этой методики реализован контроллер и встроен в приемник. Результаты моделирования показали увеличение раскрытия восстановленной глазковой диаграммы на 1,8 % от единичного интервала по горизонтали и на 38 мВ по вертикали для 10 Гб/c потока данных, прошедшего через канал с затуханием −23 дБ на частоте 5 ГГц. Приемник реализован по технологии КМОП 65 нм и работает от номинального напряжения 1 В.

УДК 621.391.31
DOI: 10.22184/1993-8578.2018.82.300.306
ВВЕДЕНИЕ
Электрический сигнал, передаваемый от передатчика к приемнику по кабелю или печатной плате, деградирует в результате целого ряда причин. Основные физические эффекты, влияющие на сигнал, — это скин-эффект, абсорбция диэлектрика, отражения, перекрестные помехи, электромагнитные взаимодействия. Степень деградации передаваемого сигнала варьируется в зависимости от величины этих эффектов в канале. Следовательно, приемник, основная задача которого восстановить целостность входного сигнала и синхронизовать его с внутренней тактовой системой, должен обладать широким диапазоном толерантности к вышеописанным физическим эффектам. Для достижения этой цели приемник содержит целый ряд адаптивных алгоритмов [1–4], осуществляющих его подстройку под конкретный канал.
Затухание сигнала в канале приводит к возникновению межсимвольной интерференции (МСИ). Для компенсации МСИ приемник содержит в своем составе набор управляемых эквалайзеров. Чем больше МСИ и скорость входных данных, тем актуальнее точность расчета коэффициентов эквалайзеров. Цель работы — повысить точность расчета коэффициентов эквалайзеров приемника.

Важный фактор влияния на точность коэффициентов — подход к фиксации данных на входе первых защелок приемника. Существует два основных подхода. В первом случае [1–2] приемник осуществляет выборку в моменты переходов данных из нуля в единицу и обратно (edge-based equalization). Поскольку эта выборка и так требуется для восстановления синхронизации между входными данными и тактовым сигналом приемника, этот подход экономит значительную мощность. Однако горизонтальный дребезг входного сигнала наряду с МСИ содержит целый ряд дополнительных источников шума, что влияет на точность расчета. Второй подход [3–4] основан на сравнении вертикального размаха данных с перестраиваемым эталонным напряжением (level-based equalization), что позволяет фиксировать более актуальную информацию, поскольку вертикальный шум меньше. Хотя этот подход более энергоемкий, он более эффективен для каналов с большим коэффициентом затухания.
На точность коэффициентов также влияет положение синхросигнала, осуществляющего выборку. В [5] предложен метод поиска оптимального положения фазы синхросигнала. Однако алгоритм обработки данных для расчета коэффициентов эквалайзеров приемника в данной работе основан на сканировании контура глазковой диаграммы (BER-based receiver). Данный алгоритм не позволяет использовать эквалайзер с решающей обратной связью (DFE) выше 1-го порядка, поскольку расчет коэффициентов для более высоких порядков не очевиден. Это уменьшает толерантность приемника к возможным нелинейностям в канале, ограничивая в применении.
В параграфе 2 подробно формулируется проблема, а также представлена методика ее решения. В параграфе 3 описана общая архитектура приемника и аппаратная реализация контроллера для адаптивной подстройки фазы вспомогательного тактового сигнала. В параграфе 4 представлены результаты моделирования и сравнительный анализ полученных данных.
ПРОБЛЕМА И МЕТОДИКА ЕЕ РЕШЕНИЯ
Для понимания сути проблемы необходимо рассмотреть работу DFE эквалайзера, центрального узла приемника, имеющего в своем составе первые защелки на пути входного сигнала. На рис. 1 показана схема высокоскоростного DFE [6], используемая в приемнике. С целью увеличения скорости обработки данных эквалайзер содержит два параллельных идентичных конвейера, работающих на половинной частоте (half-rate). Один — для обработки четных (EVEN), другой — для обработки нечетных (ODD) импульсов входной последовательности данных. Для простоты опишем работу только конвейера EVEN.
Сигнал z(n), имеющий определенную порцию МСИ, поступает на вход DFE, где n промежуток времени, соответствующий одному единичному интервалу UI (Unit Interval). Для EVEN конвейера интересны только четные данные z(2n). Выходной сигнал сумматора weven(2n) — это восстановленный сигнал, полученный путем вычитания продукта обратной связи из входного сигнала:
Eqn001.eps
где h(k) — весовые коэффициенты для каждого порядка эквалайзера.
Для подстройки весовых коэффициентов требуется определить ошибку e(n). С этой целью в эквалайзер встроены компараторы, выполняющие сравнение текущего уровня выходного сигнала сумматора с пороговым уровнем h(0). Поскольку система является высокоскоростной, с целью снижения нагрузки на сумматоры каждый конвейер имеет только один компаратор. Конвейер EVEN проводит проверку для позитивных данных (единиц), а конвейер ODD для негативных данных (нулей). С этой целью на вход компаратора в конвейер EVEN пороговый уровень h(0) подается прямо, а в конвейер ODD инверсно. Уравнение для определения ошибки в EVEN конвейере:
Eqn002.eps
На рис. 2 показана диаграмма сигналов конвейера EVEN после сходимости всех алгоритмов приемника. Информация фиксируется тремя синхросигналами. CLKD фиксирует сигнал deven(2n) по центру, формируя исходные переданные по каналу данные. CLKB фиксирует сигнал deven(2n) в моменты переключений, формируя данные, необходимые для синхронизации входного сигнала с внутренней тактовой системой. CLKA фиксирует сигнал eeven(2n) по центру, формируя данные необходимые для восстановления целостности входного сигнала. В момент выборки CLKD размах сигнала deven(2n) будет соответствовать эталонному уровню h(0), а в момент выборки CLKA размах сигнала eeven(2n) будет равен нулю.
Из рис. 2 видно, что неправильная позиция вспомогательного синхросигнала CLKA вызовет ошибку Δe. Следовательно, значения весовых коэффициентов h(k) будут не оптимальны, снижая эффективность системы по восстановлению целостности входного сигнала. Существует целый ряд причин, приводящих к возникновению ошибки: 1) положение синхросигнала CLKA определено квадратурой к CLKB, то есть фазы сдвинуты друг относительно друга на 90°. Квадратура может быть нарушена, например, в силу технологического разброса, как показано на рис. 3; 2) истинность фазы CLKB также не гарантирована. В работе [7] демонстрируется смещение CLKB от идеального значения. Причина в возможном асимметричном распределении детерминированного джиттера входного сигнала; 3) задержка компаратора и буфера на рис. 1. не идентичны. Время распространения от weven(2n) к deven(2n) и eeven(2n) может быть различным; 4) возможна корреляция данных к помехам на глобальных шинах «земли» и «питания». Это может вызвать асимметрию дифференциального сигнала.
Методика поиска оптимальной фазы вспомогательного синхросигнала CLKA, предложенная в данной работе, основана на мониторинге порогового уровня h(0). Ошибка Δe на рис. 2. приводит к тому, что регистрируемая системой величина МСИ входного сигнала z(n) будет казаться больше, чем есть на самом деле. Суммарное значение h(k) будет завышено, а значение h(0) занижено. Суть методики сводится к поиску максимального значения hMAX(0) путем принудительного варьирования фазы CLKA в диапазоне, перекрывающем возможное отклонение от идеальной позиции. Положение фазы CLKA, при котором пороговое напряжение h(0) будет максимальным, означает, что ошибка e0 минимизирована и коэффициенты h(k) приближены к оптимальному значению. При таком подходе исчезает зависимость значения коэффициентов h(k) от: 1) соотношения фазы CLKA к фазе CLKB, 2) положения фазы CLKB к входному сигналу, 3) соотношения задержек компаратора и буфера. Также учитывается возможная асимметрия входного дифференциального сигнала. В данной методике фаза CLKA коррелирует с пороговым уровнем h(0) и весовыми коэффициентами h(k), которые рассчитываются с использованием бинарного алгоритма наименьших средних квадратов (SSLMS). Следовательно, в отличие от [5], появляется возможность использовать DFE эквалайзер любого порядка, увеличивая толерантность приемника к возможным нелинейностям в канале.
ПРИЕМНИК С КОНТРОЛЛЕРОМ ФАЗЫ ВСПОМОГАТЕЛЬНОГО СИНХРОСИГНАЛА
Типичная архитектура приемника показана на рис. 4. Входной тракт состоит из блоков TERM, VGA и CTLE. Блок TERM согласует вход приемника с каналом и передатчиком, обеспечивает достаточный уровень электростатической защиты, осуществляет регулировку уровня постоянной составляющей. Автоматическая регулировка усиления VGA обеспечивает оптимальный размах, а линейный эквалайзер CTLE компенсирует МСИ в средней части частотного спектра входного сигнала. Далее сигнал подается на вход DFE эквалайзера, состоящего из трех трактов Boundary, Data и Auxiliary, тактируемых синхросигналами CLKB, CLKD и CLKA соответственно. Блок способен компенсировать нелинейные затухания входного сигнала без усиления шума и перекрестных помех. Затем зафиксированные данные демультиплексируются и в низкочастотном режиме обрабатываются в блоке восстановления синхронизации CDR и блоке контроля коэффициентов эквалайзеров SSLMS. Блок CDR формирует управляющие коды BCode, DCode и ACode для трех независимых интерполяторов PI, подстраивая частоту и фазу синхросигналов CLKB, CLKD и CLKA. Интерполяторы работают от высокочастотного опорного квадратурного тактового сигнала CLKI/CLKQ, поступающего из блока фазовой автоподстройки частоты PLL. Блок DQC восстанавливает скважность и квадратуру, способствуя улучшению линейности интерполяторов. SSLMS формирует управляющие коды VGACode, CTLECode, DFECode, регулируя амплитуду VGA, глубину эквалайзера CTLE, пороговый уровень и весовые коэффициенты DFE, постоянную составляющую, и т. д.
Контроллер подстройки фазы вспомогательного синхросигнала CLKA, встраиваемый в данный приемник, назван AACC и будет являться посредником между SSLMS и CDR, как показано на рис. 5.
Блок SSLMS использует демультиплексированные данные из Auxiliary и Data. В основе SSLMS заложены уравнения для подстройки порогового уровня:
Eqn003.eps
и коэффициентов DFE эквалайзера:
Eqn004.eps
где µ — коэффициент передачи и sign[e(n)] — знак ошибки.
Схема CDR показана на рис. 6. Блок состоит из бинарного фазового детектора PD, мажоритарной схемы MV, интегрально-пропорционального фильтра PIF, формирователя сдвига фазы SHIFT и декодера TC. Используя демультиплексированные данные из Boundary и Data, фазовый детектор вырабатывает информацию о направлении сдвига синхросигналов приемника. Мажоритарная схема выполняет децимацию, позволяя снизить частоту обработки данных и смягчить временные ограничения для PIF. Цифровой фильтр накапливает информацию для контроля частоты и фазы синхросигналов в интегральном и пропорциональном путях, соответственно. Коэффициенты KI и KP задают полосы пропускания в этих путях. Блок TC декодирует бинарный код с выхода PIF в термокод BCode, DCode, ACode, понятный интерполяторам. Коэффициенты KD и KA задают сдвиг, соответственно DCode и ACode, относительно BCode.
В нормальном режиме работы CDR все его коэффициенты являются константами. Когда контроллер AACC находится в активном состоянии, коэффициент KA будет переменной величиной, варьируя фазу CLKA. Значение h(n, 0), формируемое блоком SSLMS, используется контроллером в качестве входных данных для оценки направления сдвига CLKA. Общий принцип работы контроллера AACC отражает табл. 1. На каждом шаге контроллер анализирует совокупность трех переменных: текущее значение порогового уровня h(n, 0), предыдущее значение порогового уровня h(n − 1, 0) и знак коэффициента приращения sign[а(n − 1)] на предыдущем шаге. Исходя из этих данных формируется текущий знак коэффициента приращения sign[а(n)], увеличивая или уменьшая значение коэффициента KA(n). Если h(n, 0) > h(n − 1, 0) или h(n, 0) = h(n − 1, 0), то знак коэффициента приращения не меняется. Если h(n, 0) < h(n − 1, 0), то знак коэффициента приращения меняется на противоположный. Отметим, что коэффициент KA изменяется на каждом шаге, даже когда h(n, 0) = h(n − 1, 0), что позволяет стимулировать машину состояний к поиску.
На рис. 7 показана реализация AACC. Компаратор сравнивает два 7-битных кода, текущий и предыдущий пороговый уровни h(n, 0) и h(n − 1, 0), соответственно. Логический ноль или единица коэффициента приращения a(n) отражают его знак, зависящий от результата на выходе компаратора и предыдущего значения a(n − 1). Коэффициент KIA задает полосу пропускания контроллера. Данные аккумулируются в 24-разрядном знаковом сумматоре с насыщением, где 7 старших битов отражают коэффициент KA(n). Отметим два момента. Первое: в данной реализации приемника частоты синхросигналов, тактирующих CDR и SSLMS, либо одинаковы, либо кратны друг другу, что не вызывает проблем с синхронизацией данных. Второе: контроллер активизируется после сходимости блоков CDR и SSLMS и по истечении определенного времени останавливается, фиксируя KA.
РЕЗУЛЬТАТЫ МОДЕЛИРОВАНИЯ
Для проверки эффективности предложенной методики проведено моделирование приемника с отключенным и включенным контроллером подстройки фазы вспомогательного синхросигнала. С этой целью дифференциальный 10 Гб/c сигнал сформирован передатчиком, пропущен через канал с затуханием −23 дБ на частоте Найквиста (рис. 8) и подан на вход приемника. Эквалайзер передатчика отключен, и удаление межсимвольной интерференции осуществляется только эквалайзерами приемника. Фаза вспомогательного синхросигнала CLKA искусственно сдвинута на 12 градусов от идеального положения. Результаты моделирования приемника на рис. 9 показывают, что активация контроллера позволяет увеличить раскрытие «глаза» на 1,8 пс (1,8 % от единичного интервала 100 пс) по горизонтали и на 38 мВ по вертикали.
ЗАКЛЮЧЕНИЕ
Представлена методика, позволяющая найти оптимальное положение фазы вспомогательного тактового сигнала приемника. На основе этой методики реализован контроллер и встроен в приемник. Результаты моделирования показали увеличение раскрытия глазковой диаграммы на 1,8 % от единичного интервала по горизонтали и на 38 мВ по вертикали. Приемник реализован по технологии КМОП 65 нм и работает от номинального напряжения питания 1 В.
ЛИТЕРАТУРА
1. Payne R., Landman P., Bhakta B. et al. A 6.25-Gb/s Binary Transceiver in 0.13-µm CMOS for Serial Data Transmission Across High Loss Legacy Backplane Channels // IEEE Journal of Solid-State Circuits. 2005. Vol. 40. № 12, pp. 2646–2657.
2. Savoj J., Hsieh K., An F. et al. A Low-power 0.5–6.6Gb/s Wireline Transceiver Embedded in Low-cost 28nm FPGAs // IEEE Journal of Solid-State Circuits. 2013. Vol. 48. № 11, pp. 2582–2594.
3. Pozzoni M., Erba S., Viola P. et al. A Multi-standard 1.5 to 10Gb/s Latch-based 3-tap DFE Receiver with a SSC Tolerant CDR for Serial Backplane Communication // IEEE Journal of Solid-State Circuits. 2009.Vol. 44. № 4, pp. 1306–1315.
4. Zhong F., Quan S., Liu W. et al. A 1.0625 ~ 14.025Gb/s Multi-media Transceiver With Full-rate Source-series-terminated Transmit Driver and Floating-tap Decision-feedback Equalizer in 40nm CMOS //IEEE Journal of Solid-State Circuits. 2011. Vol. 46. № 12, pp. 3126–3139.
5. Won H., Lee J., Yoon T. et al. A 28-Gb/s Receiver With Self-contained Adaptive Equalization and Sampling Point Control Using Stochastic Sigma-tracking Eye-opening Monitor // IEEE Journal of Transactionson Circuit and Systems-I. 2017. Vol. 64. № 3, pp. 664–674.
6. Ларионов А. В. Эквалайзер с решающей обратной связью и активной индуктивностью для высокоскоростного приемника // VII Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем-2016 (МЭС-2016)» Сборник научных трудов. / Под ред. А. Л. Стемпковского — М.: ИППМ РАН, 2016. Часть III — С. 2–7.
7. Fucuda K., Yamashita H., Yuki M. et al. An 8Gb/s Transceiver With 3x-oversampling 2-threshold Eye-tracking CDR Circuit for −36.8dB Loss Backplane // IEEE International Solid-State Circuits Conference. 2008. SES. 5, pp. 98–99.
 
 Отзывы читателей
Разработка: студия Green Art